大學(xué)畢業(yè)設(shè)計(jì)-基于vhdl的卷積碼編碼器的設(shè)計(jì)(文件)
【正文】 碼率指標(biāo)，在合理設(shè)計(jì)基帶信號(hào)，選擇調(diào)制，解調(diào)方式，并采用頻域均衡或時(shí)域均衡措施的基礎(chǔ)上，還應(yīng)采用差錯(cuò)控制編碼等信道編碼技術(shù)，使誤碼率進(jìn)一步降低。 ENTITY bianma IS PORT(datian:IN STD_LOGIC。 ARCHITECTURE behave OF bianma IS COMPONENT cff2 PORT ( d,clk,clr:IN STD_LOGIC。 q : OUT STD_LOGIC ) 。 bl , b2 , b3 , b4 : OUT STD_LOGIC ) 。 y : OUT STD_LOGIC ) 。 cffx2 : xort4 PORT MAP ( dl , d2 , d3 , d4 , t ) 。 USE 。 ARCHITECTURE genshift6 OF shift6 IS COMPONTENT dff PORT(d,clk:IN STD_LOGIC。 BEGIN z(0)=a。 END gen_shift6。 t:OUT STD_LOGIC)。 LIBRARY IEEE。 END switch21。 卷積編碼器仿真波形 5 總結(jié) 科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時(shí)代。其序運(yùn)行情況基本達(dá)到了最初目的，達(dá)到了規(guī)定的要求?；仨^去，在寫作過程中 ，需要感謝的人太多，實(shí)在是無(wú)法用語(yǔ)言和文字能夠表達(dá)的。她嚴(yán)肅的教學(xué)態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神，精益求精的工作作風(fēng)深深地感染和激勵(lì)著我。你們是我今生最大的財(cái)富。在此，我鄭重的向 陳元濤老師和張桂平老師道一聲：“老師辛苦了。 本文從選題的確定，論文的寫作、修改到最后定稿得到了 陳元濤老師和張桂平老師的悉心指導(dǎo)。因此，在具體應(yīng)用中，還需要進(jìn)一步改進(jìn)，還有待進(jìn)一 步改善與擴(kuò)展。 在編寫程序的過程中，我深入學(xué)習(xí)了 VHDL 語(yǔ)言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過程與步驟，并能用 VHDL 語(yǔ)言進(jìn)行編程及仿真，結(jié)合 VHDL 語(yǔ)言，充分了解到卷積碼編譯碼器的原理和應(yīng)用。仿真前設(shè)置輸入信息序列datain=“1111”，速率為 32bit/s，對(duì)應(yīng)時(shí)鐘為 。 ENTITY switch21 IS PORT(a,t,clk:IN STD_LOGIC。 ARCHITECTURE xort4_1 OF xort4 IS BEGIN t=d1XORd2XORd3XORd4。 USE 。 END GENERATE。 END COMPONTENT。 b1,b2,b3,b4:OUT STD_LOGIC)。 END behave 。 SIGNAL a,q,dl , d2 , d3 , d4 , t : STD_LOGIC 。 COMPONENT PORT ( a , b : IN STD_LOGIC 。 COMPONENT Shift6 PORT ( a : IN STD_LOGIC 。 孫林 基于 VHDL 的卷積碼編碼器的設(shè)計(jì) 第 11 頁(yè) 共 15 頁(yè) 11 END COMPONENT。 dataout : OUT STD_LOGIC)。 引言 LIBRARY IEEE。在某擴(kuò)頻通信系統(tǒng)中，我們使用VHDL 語(yǔ)言設(shè)計(jì)了 (2,1,6)卷積碼編解碼器，并經(jīng)過了在 FPGA 芯片上的驗(yàn)證實(shí)驗(yàn)。 下圖 列出了對(duì)信息 D 進(jìn)行卷積編碼時(shí)的狀態(tài)。 卷積碼編碼器在一段時(shí)間內(nèi)輸出的 n位碼，不僅與本段時(shí)間內(nèi)的 k 位信息位有關(guān)，而且還與前面 m 段規(guī)定時(shí)間內(nèi)的信息位有關(guān)，這里的 m＝ N1 通常用（ n， k， m）表示卷積碼（注意：有些文獻(xiàn)中也用（ n， k，N）來(lái)表示卷積碼）。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。由此我們可以將圖所示編碼過程用 右 圖所示的狀態(tài)圖表示。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú) 立的設(shè)計(jì)。 （ 2） VHDL 豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng) 的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 語(yǔ)言的特點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言。 1967 年維特比(Viterbi)提出了最大似然譯碼，它對(duì)存儲(chǔ)器級(jí)數(shù)較小的卷積碼的譯碼很容易實(shí)現(xiàn)，人們后來(lái)稱
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