基于fpga的電機(jī)測(cè)速顯示設(shè)計(jì)(文件)
【正文】 if start=39。139。 endmeasure=39。 q=q+1。 end if。 ，其中 clr與 endmeasure相連 ena與 gate相連，第一個(gè) SM傳感器信號(hào)與產(chǎn)生的 CP脈沖信號(hào)相連， 第一、二、三 carryout與 sm相 連，第四carryout置空，顯示信號(hào) xs分別與下一單元寄存器 D相連 ,clr為零， ena為 1， sm接到上升沿脈沖時(shí)計(jì)數(shù) 十進(jìn)制計(jì)時(shí)器 library ieee。 entity t10 is port(clr,ena,sm:in std_logic。 architecture art of t10 is signal temp:std_logic_vector(0 to 3)。計(jì)數(shù)器清零 elsif ena=39。then開始計(jì)數(shù) if temp=1001then temp=0000。 end if。向高位進(jìn)位 end if。 ，當(dāng) 60s時(shí)間到時(shí) ，四位寄存器 ena使能，將寄存器中的數(shù)據(jù)輸出 ，其中 ena與endmeasure相連， 作用為將數(shù)據(jù)存儲(chǔ)。 use 。 end entity shortage4。 then temp=D。 end architecture art。 7段 共陰極 LED譯碼器 所生成的器件如圖示 單輸入單輸出，每次選定一個(gè)數(shù)，對(duì)應(yīng)一七位數(shù)據(jù)，然后將七位數(shù)據(jù)送出。 use 。 architecture cymq of ymq is signal temp:std_logic_vector(0 to 6)。2 when0011=temp=1001111。6 when0111=temp=0000111。當(dāng)為其它時(shí)置 0 end case。 LED數(shù)碼管產(chǎn)生動(dòng)態(tài)顯示，其中分頻器產(chǎn)生的電路如圖所示 。 use 。 architecture result of div_17 is signal Q:std_logic_vector(0 to 16)。 elsif clk39。139。 end if。將第 17位送給輸出產(chǎn)生分頻 end architecture result。 use 。 end decoder。139。 end if。 頂層文件設(shè)計(jì) library ieee。 entity dj is port(ena,reset,clk,cp:in std_logic。 architecture art of dj is c1:ponent count is port(reset,ena,clk:in std_logic。 clkin:out std_logic)。 end ponent c3。 end ponent c4。 end ponent c5。 c7: ponent div_17 is port(clk,ena,clr:in std_logic。 Y:out std_logic_vector(0 to 7) )。 begin u1:count port map(reset,ena,clk,s1=clkout)。 u5:t10 port map(s16,s15,s2=sm,s3,s6)。 u9: shortage4 port map(s16,s6,s10)。 u13:ymq port map(s10,y2)。 結(jié)論： 通過(guò)實(shí)際驗(yàn)證和觀測(cè)實(shí)驗(yàn)結(jié)果，該設(shè)計(jì)能夠很好地執(zhí)行任務(wù)。同時(shí)培養(yǎng)了我精益求精，嚴(yán)謹(jǐn)認(rèn)真的工作作風(fēng)。同時(shí)感謝對(duì)我的設(shè)計(jì)中幫助過(guò)我的所有老師和同學(xué)。靳教授不僅在論文指導(dǎo)上給與我莫大的幫助，關(guān)心我們的課題，關(guān)心我們的畢業(yè)論文進(jìn)度，而且教會(huì)了我們做人的 道理，使我在批評(píng)中接受教訓(xùn)，積累經(jīng)驗(yàn)。當(dāng)系統(tǒng)需要升級(jí)時(shí)，也不需要對(duì)硬件電路重新設(shè)計(jì)，只需通過(guò)修改中相應(yīng)模塊的配置文件，因此節(jié)約了控制器的升級(jí)成本。 u15:ymq port map(s12,y4)。 u11: shortage4 port map(s16,s8,s12)。 u7:t10 port map(s16,s15,s4=sm,’ 1’ ,s8)。 u3:control port map(reset,ena,s14=clk,s16,s15)。 signal s1,s2,s3,s4,s13,s14,s15,s16:in std_logic。 end ponent c7。 bout7:out std_logic_vector(0 to 6))。 D:in std_logic_vector(0 to 7)。 carryout:out std_logic。 c3: ponent control is port(reset,start,clk:in std_logic。 end ponent c1。 y5:out std_logic_vector( 0 to 7) )。 use 。 WITH A SELECT Y= 00000001 WHE
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