【正文】 處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 最小模式總線連接 22 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 M/IO 高 M 低 IO CLK T1 T2 T3 T4 A15~0 ALE A19~A16/S6~S3 S6 ~ S3 A19~A16 AD15~AD0 A15 ~ 0 D15~ 0 CPU讀存儲器 /IO的時序圖 RD DT/R DEN 23 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 微機(jī)系統(tǒng)三總線 地 ＋ 5V 讀寫控制 讀寫控制 讀寫控制 CSH 奇地址存儲體 8284 時鐘 發(fā)生器 RESET READY CB D7 ~ D0 D15 ~ D8 DB CSL 偶地址存儲體 CS I/O 接口 AB A0 A1 ~ A19 BHE STB OE 8282 鎖存器 CPU MN/MX INTA RD CLK WR READY M/IO RESET ALE BHE A19A16 AD15AD0 DEN DT/R T OE 8286 收發(fā)器 AD15 ~ AD0 24 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 單 CPU系統(tǒng) 8086讀操作 總線周期時序 25 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 單 CPU系統(tǒng) 8086寫操作 總線周期時序 26 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 比較讀/寫區(qū)別 27 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線的性能指標(biāo) ? 總線 時鐘頻率 ：總線上的時鐘信號頻率 ? 總線寬度 ：數(shù)據(jù)線、地址線寬度 ? 總線速率 ：總線每秒所能傳輸數(shù)據(jù)的最大次數(shù)。 ? 總線速率 =總線時鐘頻率 /總線周期數(shù) ? 總線周期數(shù) ：總線傳送一次數(shù)據(jù)所需的時鐘周期數(shù) ? 有些幾個周期才能傳輸 1個數(shù)據(jù) ? 總線帶寬 ：總線每秒傳輸?shù)淖止?jié)數(shù) ? 同步方式 ? 總線負(fù)載能力 28 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線寬度 ? 總線寬度：籠統(tǒng)地說，就是總線所設(shè)置的通信線路（線纜）的數(shù)目。 ? Ci接管總線后 ， BG信號不再后傳 ，即 BGOUTi＝ 0 34 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 各主控器有 獨立的 總線請求 BR、 總線允許 BG，互不影響 總線仲裁器 直接識別 所有設(shè)備的請求，并向選中的設(shè)備 Ci發(fā) BGi 特點：各主控模塊有獨立的請求信號線和允許信號線，其優(yōu)先級別由總線仲裁器內(nèi)部模塊判定； 優(yōu)點：總線請求響應(yīng)的速度快； 缺點：擴(kuò)充性較差； 并行仲裁 總線仲裁器 C1 C2 Cn 總線 … BR1 BG1 BR2 BG2 BRn BGn … BB BCLK（總線時鐘） 35 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 串并行二維仲裁 從下一設(shè)備 主模塊 1 主模塊 2 主模塊 3 允許 BG 請求 BR 忙 BB 總線仲裁器 …… 主模塊 4 到下一設(shè)備 綜合了前兩種仲裁方式的優(yōu)點和缺點 36 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 分布式總線仲裁方式 ? 總線上各個設(shè)備都有總線仲裁模塊 ? 當(dāng)任何一個設(shè)備申請總線，置“總線忙”狀態(tài)，以阻止其他設(shè)備同時請求 IN OUT 主設(shè)備 1 IN OUT 主設(shè)備 2 IN OUT 主設(shè)備 3 IN OUT 主設(shè)備 4 IN OUT 主設(shè)備 5 總線請求 總線忙 +5V 仲裁線 總線 37 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線操作與時序 ? 總線操作 ：計算機(jī)系統(tǒng)中，通過總線進(jìn)行信息交換的過程稱為總線操作 ? 總線周期 ：總線設(shè)備完成一次完整信息交換的時間 ? 讀 /寫存儲器周期 ? 讀 /寫 IO口周期 ? DMA周期 ? 中斷周期 ? 多主控制器 系統(tǒng)，總線操作周期一般分為 四個階段 ? 總線請求及仲裁階段、尋址階段、傳數(shù)階段和結(jié)束階段 ? 單個主控制器 系統(tǒng)，則只需要尋址和傳數(shù)兩個階段 38 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線主控制器的作用 ? 總線系統(tǒng)的資源分配與管理 ? 提供總線定時信號脈沖 ? 負(fù)責(zé)總線使用權(quán)的仲裁 ? 不同總線協(xié)議的轉(zhuǎn)換和不同總線間數(shù)據(jù)傳輸?shù)木彌_ 39 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線時序 ? 總線時序 是指總線事件的協(xié)調(diào)方式，以實現(xiàn)可靠的尋址和數(shù)據(jù)傳送 ? 總線時序類型 ?同步 ：所有設(shè)備都采用一個統(tǒng)一的時鐘信號來協(xié)調(diào)收發(fā)雙方的定時關(guān)系 ?異步 ：依靠傳送雙方互相制約的握手(handshake)信號來實現(xiàn)定時控制 ?半同步 ：具有同步總線的高速度和異步總線的適應(yīng)性 40 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 同步并行總線時序 ? 特點 ? 系統(tǒng)使用 同一時鐘信號 控制各模塊完成數(shù)據(jù)傳輸 ? 一般 一次讀寫操作可在一個時鐘周期內(nèi)完成，時鐘前、后沿分別指明總線操作周期的開始和結(jié)束 ? 地址、數(shù)據(jù)及讀 /寫等控制信號可在時鐘沿處改變 ? 優(yōu)點： 電路設(shè)計簡單，總線帶寬大，數(shù)據(jù)傳輸速率快 ? 缺點： 時鐘以最慢速設(shè)備為準(zhǔn)，高速設(shè)備性能將受到影響 同步時鐘 地址信號 數(shù)據(jù)信號 控制信號 延時 41 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 異步并行總線時序 ? 特點：系統(tǒng)中可以 沒有統(tǒng)一的時鐘源 ，模塊之間依靠各種聯(lián)絡(luò)（握手）信號進(jìn)行通信，以確定下一步的動作 ? 優(yōu)點： 全互鎖方式可靠性高，適應(yīng)性強(qiáng) ? 缺點： 控制復(fù)雜，交互的聯(lián)絡(luò)過程會影響系統(tǒng)工作速度 地址信號 數(shù)據(jù)信號 主設(shè)備 聯(lián)絡(luò)信號 從設(shè)備 聯(lián)絡(luò)信號 ① ③ ② ① 準(zhǔn)備好接收 （ M發(fā)送地址信號） ③ 已收到數(shù)據(jù) （ M撤銷地址信號） ④ ④ 完成一次傳送 （ S撤銷數(shù)據(jù)信號） ② 已送出數(shù)據(jù) （ S發(fā)送數(shù)據(jù)信號） 42 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 半同步并行總線時序 ? 特點：同時使用主模塊的 時鐘信號 和從模塊的 聯(lián)絡(luò)信號 ? 優(yōu)點： 兼有同步總線的速度和異步總線的可靠性與適應(yīng)性 ?Ready信號可作為慢速設(shè)備的異步聯(lián)絡(luò)信號 ?CLK信號作為快速設(shè)備的同步時鐘信號 43 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 總線標(biāo)準(zhǔn) ? 總線標(biāo)準(zhǔn)包括： ?邏輯規(guī)范：邏輯信號電平 ?時序規(guī)范 ?電氣規(guī)范 ?機(jī)械規(guī)范 ?通信協(xié)議 44 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 SoC的片內(nèi)總線 ? 片上總線特點 ?簡單高效 ? 結(jié)構(gòu)簡單：占用較少的邏輯單元 ? 時序簡單：提供較高的速度 ? 接口簡單：降低 IP核連接的復(fù)雜性 ?靈活，具有可復(fù)用性 ? 地址 /數(shù)據(jù)寬度 可變、 互聯(lián)結(jié)構(gòu) 可變、 仲裁機(jī)制 可變 ?功耗低 ? 信號盡量不變、 單向信號線 功耗低、時序簡單 ? 片內(nèi)總線標(biāo)準(zhǔn) ?ARM的 AMBA 、 IBM的 CoreConnect ?Silicore的 Wishbone、 Altera的 Avalon 45 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計 ARM的 AMBA: Advanced Microcontroller Bus Architecture ? 先進(jìn) 高性能總線 AHB （ Advanced Highperformance Bus） ? 適用于高性能和高吞吐設(shè)備之間的連接，如 CPU、 片上存儲器、 DMA設(shè)備、 DSP等 ? 先進(jìn) 系統(tǒng)總線 ASB（ Advanced System Bus） ? 適用于高性能系統(tǒng)模塊。 ? AHB作為高性能的系統(tǒng)中樞總線驅(qū)動速度較快的設(shè)備，支持突發(fā)模式的數(shù)據(jù)傳送和事務(wù)分隔，