存儲器復雜可編程邏輯器和現場可編程門陣列(文件)
【正文】 儲單元 ? 靜態(tài) SRAM(Static RAM) 雙穩(wěn)態(tài)存儲單元電路 列存儲單元公用的門 控制管，與讀寫控制電路相接 Yi ＝ 1時導通 本單元門控制管 :控制觸發(fā)器與位線的接通。8位 ROM Vpp：是數據寫入時的編程電壓（編程寫入時， Vpp=13V） Vcc：是讀操作時的工作電壓 CEOEPGM工作模式 A16 ~ A0 VPP D7 ~ D0 讀 0 0 X Ai X 數據輸出 輸出無效 X 1 X X X 高阻 等待 1 X X Ai X 高阻 快速編程 0 1 0 Ai VPP 數據輸入 編程校驗 0 0 1 Ai VPP 數據輸出 工 作 模 式 ROM的讀操作與時序圖 （ 2）加入有效的片選信號 CEOE（ 3）使輸出使能信號 有效，經過一定延時后，有效數據出現在數據線上； OE（ 4）讓片選信號 或輸出使能信號 無效，經過一定延時后數據線呈高阻態(tài)，本次讀出結束。 字線 位線 熔斷絲 ? E2PROM： 由隧道 MOS管組成的， 可用電擦出 可編程 ROM ? EPROM：由疊柵 SIMOS管組成的，芯片外有透明的石英板蓋， 利用紫外線照射可以擦出全部的內容。 二維譯碼 該存儲器的容量 =? 由 MOS 管組成的 ROM 1 可編程 ROM ? PROM：由帶金屬熔絲的二極管組成 若將熔絲燒斷，該單元則變成“ 0”。 (ReadOnly Memory) ROM的分類 按寫入情況劃分 固定 ROM 可編程 ROM PROM EPROM E2PROM 按存儲單元中器件劃分 二極管 ROM 三極管 ROM MOS管 ROM .1 ROM的 定義與基本結構 存儲矩陣 地址譯碼器 地址輸入 ROM的定義與基本結構 數據輸出 控制信號輸入 輸出控制電路 地址譯碼器 存儲矩陣 輸出控制電路 ROM主要由 地址譯碼器 、 存儲矩陣 和 輸出控制電路 三部分組成。 存儲的數據必須有電源供應才能保存 , 一旦掉電 , 數據全部丟失。字數 =2n，（ n為存儲器外部地址線的線數。 ? 了解 CPLD、 FPGA的結構及實現邏輯功能的編程原理 。 只讀存儲器 隨機存取存儲器 復雜可編程邏輯器件 * 現場可編程門陣列 * 用 EDA技術和可編程器件的設計例題 ? 掌握 半導體存儲器字 、 位 、 存儲容量 、 地址 、 等基本概念 。 教學基本要求 存儲器的定義 ? 半導體存儲器 能存放 大量 二值信息的半導體器件。） ? 字長（位數） ：表示一個多位二進制碼信息稱為一個字，字的位數稱為字長。 ROM(只讀存儲器 )： 在正常工作狀態(tài)只能讀出信息。 1） ROM結構示意圖 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線 4 線 譯碼器 存儲 矩陣 位線 字線 輸出控制電路 M=4?4 地址譯碼器 D3 D2 D1 D0 +5V R R R R OE A0 A1 A1 A0 Y0 Y1 Y2 Y3 2 線 4 線 譯碼器 ?字線與位線的交點都是一個 存儲單元。顯然，一旦燒斷后不能再恢復。 ? 快閃存儲器（ Flash Memory ）： 讀出操作與普通ROM相同，但寫操作是按照 Block進行，先擦出再寫入。 （ 1）欲讀取單元的地址加到存儲器的地址輸入端； t CE t AA 讀出單元的地址有效 CE t OE OE D 7 ~ D 0 數據輸出有效 t OZ t OH A 16 ~ A 0 （ 1） 用于存儲固定的專用程序：如計算機的 BIOS程序 （基本的輸入輸出系統(tǒng)，現在計算機的 BIOS程序一般都是用的 E2PROM） （ 2） 利用 ROM可實現查表或碼制變換等功能 查表功能 －－ 查某個角度的三角函數 （ sin、 cos等） 把角度作為地址輸入，其對應的函數值作為存放在該地址內的數據，這稱為 “造表”。 Xi =1時導通 來自列地址譯碼器的輸出 來自行地址譯碼器的輸出 T 8 T 7 V DD V GG T 6 T 1 T 4 T 2 T 5 T 3 Y j ( 列選擇線 ) X i ( 行選擇線 ) 數據線 數據線 D D 位線 B 位線 B 存儲單元 2. RAM存儲單元 ? 靜態(tài) SRAM(Static RAM) ?T T6導通 ?T7 、 T8均導通 Xi =1 Yj =1 ?觸發(fā)器的輸出與數據線接通，該單元通過數據線讀取數據。 讀 A1地址單元數據 I/O輸出 A1數據 。開始 寫 A6 數據 I/O輸出 A4數據 。反之電容器放電 ,C存 0 。 復雜可編程邏輯器件 (CPLD) CPLD的結構 CPLD編程簡介 PLD的結構、表示方法及分類 與門 陣列 或門 陣列 乘積項 和項 PLD主體 輸入 電路 輸入信號 互補 輸入 輸出 電路 輸出函數 反饋輸入信號 ? 可由或陣列直接輸出 ， 構成組合輸出； ? 通過寄存器輸出 ， 構成時序方式輸出 。 CPLD的結構 通用的 CPLD器件邏輯塊的結構 內部 可編 程連 線區(qū) n 宏單元 1 宏單元 2 宏單元 3 ? ? ? 可編 程乘 積項 陣列 乘積 項分 配 宏單元 m 內部 可編 程連 線區(qū) m m I/O 塊 Xilnx XG500: 90個 36變量的乘積項 ,宏單元 36個 Altera MAX7000:80個 36變量的乘積項 ,宏單元 16個 可編程內部連線 可編程內部連線的作用 是實現邏輯塊與邏輯塊之間、邏輯塊與I/O塊之間以及全局信號到邏輯塊和 I/O塊之間的連接。每個I/O單元對應一個封裝引腳，對 I/O單元編程，可將引腳定義為輸入、輸出和雙向功能。 檢查、分析和優(yōu)化。 編程條件 （ 1）專用編程電
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