interlaken技術-新一代數據包互連協(xié)議-白皮書(文件)
【正文】 階段() 相比， Interlaken IP 核心更易于整合，易于制作原型，以及兼容未來產品。Interlaken 通過定義“最短突發(fā)”參數和“調度增強”，在不降低帶寬效率的情況下減少控制字之間的時間，從而避免該問題的出現(xiàn)。 最后，通過將協(xié)議IP 與SerDes 塊完全分離，評估現(xiàn)有SerDes 技術（而不是重新設計IP 核心）后，便可將Interlaken 設計移植到新的專用集成電路(ASIC) 技術。同樣，使用FPGA 與ASIC 構建的系統(tǒng)將可在其所有設備中使用相同的IP 核心，提高IP 與其相關固件的重復使用率。 在相同芯片面積下，Interlaken 接口只需16 個I/O 管腳即可提供25 Gbps 帶寬，以及4 Gbps 的雙向SerDes 通道。 有些邏輯單元與SerDes 各通道功能性相關。 通過該部分設計的32 位數據路徑可在200 MHz 下運行，但仍支持125 Gbps 設計帶寬。 有些設計人員可能會選擇在高時鐘速率下運行較窄的內部管道，而有些則選擇在較低的時鐘速率下運行較寬的管道。 采用諸如System Verilog* 等面向對象的驗證語言，可輕松處理諸如數據包和元幀等復雜的數據類型。 最后，第三方IP 核心的實用性，可將采用新技術的成本降至最低，使Interlaken 成為下一代通信設備的優(yōu)先選擇。 與現(xiàn)有互連協(xié)議相比，Interlaken 在擴展性、減少管腳數量和數據完整性方面具有許多優(yōu)勢。 邏輯表達式可在多個方面使用，包括Interlaken 接口需求測試，例如：運行差異極限，連接至Interlaken IP 核心的用戶接口假設測試，以及使用寄存器轉移語言(RTL) 的內部邏輯結構。不過，這些特點確實增加了驗證工作的難度。 在125 Gbps 下，該部分邏輯可選擇在500 MHz 下計算四個字和在333 MHz 下計算六個字。 單通道邏輯單元可獨立于其它通道，并與其他通道并行運行。 案例研究 目前25 Gbps 接口。 Interlaken 可在ASIC 銷售商或FPGA 銷售商提供的高速SerDes 的基礎上構建?！ {借Interlaken 協(xié)議多個特征，可輕松整合第三方IP 核心。 知識產權核心如果編碼不平衡，接收器端將出現(xiàn)偏移（稱為基線漂移） ?！ 「咚俳涣黢詈蟂erDes 接口帶來許多電氣方面的挑戰(zhàn)。圖12 顯示CRC32 元幀范圍（注意這是單通道范圍）。 此外，該協(xié)議還可在元幀內包含的數據的基礎上計算單通道CRC32。 偵探高速SERDES以除錯，此舉即便不是不可能，也是非常困難的。這可以讓Interlaken 補償系統(tǒng)內的時鐘差異?！ ≡贗nterlaken 轉發(fā)器中，發(fā)送和接收接口的運行速度可能略微不同。 作為元幀擾頻器狀態(tài)字的一部分，擾頻器狀態(tài)字前置入接收器。 若同時出現(xiàn)誤碼增殖和許多SerDes通道內數據分割，將很難確保充分檢測出出錯的數據包。 為對齊接口接收端的數據，同步字同時在所有通道上發(fā)送?！ ?該多項式可檢測Interlaken256字節(jié)以下突發(fā)的所有一位、雙位、三位、四位錯誤及所有奇數錯
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