基于vhdl的電子秒表課程設(shè)計報告(文件)
【正文】 SS(CNTER) ISBEGIN IF CNTER=10119999 THEN NEWCLK=39。 END IF。當(dāng)計到九且再來一個脈沖時計數(shù)輸出清零，且進(jìn)位端給出高電平。 BEGIN IF RST = 39。) 。 THEN IF EN = 39。039。 COUT = 39。 END IF。 END behav。 3系統(tǒng)仿真 時序仿真分頻器時序仿真結(jié)果：仿真時間是100ms，輸入脈沖是上面一排，下面是輸出脈沖，100ms內(nèi)有100個脈沖，即輸出是一個100Hz時鐘信號。六進(jìn)制計數(shù)器仿真結(jié)果：仿真時間50us，時鐘周期2us。分配管腳在Assignment Editor里。接下來將程序下載至芯片。用短路帽選好實驗箱上的時鐘頻率，按下使能鍵，看到數(shù)碼管顯示秒表開始計時。在此后的十分鐘里，每分鐘開始的十秒會響，十分鐘后不再響。就是說18下一個是29，接下來是20,21。保存，編譯，再驗證，問題解決。解決辦法：修改源程序邏輯以降低輸出頻率到原來的一半，或者選用相當(dāng)于原來一半的輸入頻率。 4心得體會下面談?wù)劚敬卧O(shè)計中的心得。還有，這個設(shè)計過程讓我體會到了模塊化設(shè)計法的優(yōu)勢。那么看上去就很難的東西，實現(xiàn)起來就更難于上青天了。USE 。ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10119999。THEN IF CNTER=10119999THEN CNTER=0。end process。039。 LIBRARY IEEE。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST = 39。) 。 THEN IF EN = 39。039。 COUT = 39。 END IF。 LIBRARY IEEE。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST = 39。) 。 THEN IF EN = 39。039。 COUT = 39。 END IF。頂層原理圖文件：10。 END PROCESS。 END IF。039。 THEN IF CQI 5 THEN CQI := CQI + 1。E
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