【正文】 管理器窗口被打開。他們的分類信息放在max2work\maxlib\子目。（2）為引腳命名在引腳上的PIN_NAME處雙擊鼠標(biāo)座鍵，然后輸入指定的名字即可。若是為了保證輸入邏輯的正確性，可以將此邏輯文件保存起來并進行錯誤檢查。該符號可以被高層設(shè)計調(diào)用。MAX+PLUS2支持 AHDL、VHDL、Verilog HDL等硬件描述語言。打開層次顯示的方法是從MAX+PLUSⅡ菜單中選擇Hierarchy Display項，一個項目的層次就顯示出來了，圖5為圖4頂層文件的顯示層次。如果想要加入一個新的用戶庫，可以在Directory name輸入框中直接鍵入用戶所在的路徑和名稱，然后點擊Add按鈕，或者通過Directories和Drives對話框確定所要加入的用戶庫。 設(shè)計項目的編輯使用MAX+PLUSⅡ編譯器設(shè)計項目時，編譯器將進行錯誤檢查、網(wǎng)表提取、邏輯綜合、器件配適，并產(chǎn)生仿真文件、定是分析文件和編程配置文件。選擇Start按鈕即可開始編譯，MAX+PLUSⅡ編譯器將檢查被編譯的項目是否有錯誤，并對項目進行邏輯綜合，然后配置到一個Altera器件中，同時將產(chǎn)生報告文件、編譯文件和用于時間仿真的輸出文件。 選擇器件 Choice device Family框中選擇一個器件系列。Altera推薦讓編譯器自動為設(shè)計人員的項目進行管腳分配，也可自行分配管腳。在Partitioner/Fitter Status對話框中選擇Continue Compilation按鈕繼續(xù)進行編譯。（2）從File菜單中選擇End Time按鈕，鍵入仿真的時間長度即可。Groups欄內(nèi)列出所有的Inputs 和Outputs節(jié)點。（7）點擊OK按鈕，所選的節(jié)點刷新波形編輯器。通過編輯輸入節(jié)點的激勵波形為仿真器提供輸入向量。 Time Simulation對話框Fig. Time Simulation Dialogue Diagram(2)設(shè)置仿真時間在Start Time對話框中輸入仿真器的起始時間，在End Time 對話框中輸入仿真器的終止時間。有經(jīng)驗的設(shè)計人員都要用多組輸入來多次仿真他們的設(shè)計，以得到期望的設(shè)計結(jié)果。（2）傳播延時分析如果在打開定時分析器窗口時Delay Matrix分析模式?jīng)]有自動打開的話，則在Analysis菜單中選擇Delay Matrix項，然后點擊Start按鈕，則定時分析器立即開始分系設(shè)計人員的當(dāng)前項目并計算項目中每對連接的源節(jié)點（輸入引腳）和目標(biāo)節(jié)點（輸出引腳）之間的最大和最小傳播延遲。1．打開編程器窗口首先確認(rèn)編程器硬件是否已安裝好，在MAX+PLUSⅡ菜單中選擇Programmer項，則打開編程器窗口。如果選擇的編輯文件不正確，可以在File菜單中選擇Select Programming File命令來選擇你的編程文件。（2）將Byte Blaster電纜的一端與微機的并行接口相連，另一端10針陰極頭與裝有可編程器件的PCB板上的陽極頭插座連接。（5）在Hardware Type 下拉條中選擇Byte Blaster。4．設(shè)置在線編程鏈（1）在JTAG菜單中打開MultiDevice JTAGChain并選擇MultiDevice JTAGChain Setup項，進行多個器件的JTAG鏈的攝制。（5）完成設(shè)置后，點擊OK按鈕。該PCB板還必須為Byte Blaster電纜提供電源。（5）如果需要配致以個含多個FLEX器件的FLEX鏈，在FLEX菜單中打開MultiDevice FLEXChain，然后選擇MultiDevice FLEXChain Setup，接著按設(shè)計人員電路板上的順序添加FLEX編程文件。第三章 計價器的設(shè)計 要求設(shè)計一個出租車計價器，在小于3公里的時候，按起步價5元計算，超過3公里在和單價進行相加。并且把總價顯示出來，精確到角。 設(shè)計價格累加單元在累加單元中分為個位的累加（adder1）和十位的累加(adder3)，即價錢分的累加和角的累加: adder1的原理圖Fig. adder1 principles adder1的波形圖Fig. adder1 the waveform chartda[4..1]是固定的單價值，q[4..1]是經(jīng)過累加以后的值。它要保證數(shù)據(jù)的累加不會發(fā)生多加或少加的情況，在脈沖的上升沿到達是把數(shù)據(jù)送出。 寄存器默認(rèn)符號Fig. Register acquiescence symbols 十位累加器adder3的原理圖Fig. 10 accumulator adder3 principles 十位累加器adder3的波形圖Fig. Figure 10 accumulator adder3 the waveform十位累加器的功能和個位累加器的功能基本上是相同的，在十位累加器中有一個a4電路和一個D觸發(fā)器，作用是延時，cout的輸出是一個比clk高電位更短的脈沖，防止時序電路中競爭冒險的出現(xiàn)。根據(jù)進位信號的輸出來控制jj_t2的計數(shù)。說明一下，7490 TTL是一個可二/五分頻十進制計數(shù)器，從QA接到CLKB進行組合，輸出10分頻，正好作為高位的時鐘。也就是在元的那位上有小數(shù)點，這樣在顯示的時候變的比較清楚了，小數(shù)點前是整數(shù)（單位元），小數(shù)點后是單位角。所以有5個數(shù)字需要掃描，這樣100HZ的掃描頻率即滿足要求。 它的作用是為數(shù)據(jù)選擇器提供地址碼，數(shù)據(jù)選擇器根據(jù)它提供的地址碼，從24個數(shù)據(jù)中選出4個。介紹一下進行下載的主要過程：1. 打開MAX+plus II，輸入設(shè)計文件。5. MAX+plus II/programmer，打開編程界面，在option/Hardware Setup，設(shè)置下載方式（BlasterINV）。 組合邏輯電路的冒險現(xiàn)象前面所有的組合邏輯電路的設(shè)計都是在理想情況下進行的，即假設(shè)電路中的連線和元件中的集成門都沒有延遲，電路中的多個輸入信號發(fā)生變化時，都同時瞬間完成的。由于存在這兩方面因素，多路信號的電平值發(fā)生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化,往往會出現(xiàn)一些不正確的尖峰信號，這些尖峰信號稱為毛刺。這是對最低計費顯示位的仿真波形圖。 根據(jù)這個特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因為同步電路信號的變化都發(fā)生在時鐘沿，只要毛刺不出現(xiàn)在時鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時間，就不會對系統(tǒng)造成危害。如果在輸出信號的保持時間內(nèi)對其進行“采樣” ，就可以消除毛刺信號的影響。運用了所學(xué)的知識，解決了實際問題，增長了經(jīng)驗。由于時間倉促，在整體設(shè)計中還未達到理想的設(shè)計效果。西安電子科技大學(xué)出版社，1999[2] 趙曙光，郭完有，楊頌華編著。北京：清華大學(xué)出版社，1995[4] 褚振勇，翁木云編著。南京：東南大學(xué)出版社，1997[6] 馬群生等。三種信號處理器的CPLD設(shè)計。北京：國際工業(yè)出版社，1998[13] 李惠敏。在幾個月的畢業(yè)設(shè)計中，馮老師待人和藹，工作認(rèn)真，治學(xué)嚴(yán)謹(jǐn)，對我影響很深，并且對我論文提出了不少寶貴意見。41。同時，感謝我們組的同學(xué)，我們一起解決困難，增進了友誼，培養(yǎng)了團隊合作精神。天津大學(xué)電子系實驗技術(shù)教研室，1994[14]、開發(fā)與應(yīng)用. 西安：西安電子科技大學(xué)出版社，2000[15]：清華大學(xué)出版社，1998[16]楊暉、：北京航空航天大學(xué)出版社,1997[17]朱明程．FPGA原理及其應(yīng)用設(shè)計．北京：電子工業(yè)出版社，1994[18]宋萬杰,羅豐,：西安電子科技大學(xué)出版社, 1999[19]褚振勇,：西安電子科技大學(xué)出版社，2002[20]瓊：努特森，艾拉．比茨．Workshop：visual user’s Guide[M]．California：Sun Microsystems，Inc．Business，2001．[21] 薛志華 , 核電子學(xué)與探測技術(shù)2004年1期[22] 黃越輝 黃自龍 基于CPLD的電力電子集成化控制器的研究, 電力電子技術(shù),2004年2期附錄A設(shè)計總圖致 謝本次畢業(yè)設(shè)計的完成有賴于各位老師和同學(xué)的熱心幫助，在此我要向馮老師表示由衷的感謝。Design with MAX+PLUSⅡ.1997[12] 常青，陳輝煌等。FLEX 10K系列可編程邏輯器件。西安：西安電子科技大學(xué)出版社，2002[5] 黃正瑾。西安：西安電子科技大學(xué)出版社，2000[3] 劉寶琴，張芳蘭，田立生編著。參考文獻[1] 宋萬杰，羅豐，吳順君編著。根據(jù)我們在《數(shù)字電路邏輯設(shè)計》中學(xué)到的知識，可以通過修改邏輯設(shè)計、引入取樣脈沖或在輸出端加濾波電容的方法來消除競爭冒險現(xiàn)象。另一種方法是利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點，在輸出信號的保持時間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。我們通常使用采樣的方法。 仿真波形圖Fig. Figure simulation waveform我們可以通過改變設(shè)計，破壞毛刺產(chǎn)生的條件，來減少毛刺的發(fā)生。由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計中尤為突出。延時的大小與連線的長短和邏輯單元的數(shù)目有關(guān)，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。7. 打開MAX+plus II/Floorplan Editor 查看管腳。3. MAX+plus II/piler 進行編譯。在由以上幾個部分的綜合，可以得到總的設(shè)計。因為有6位數(shù)需要顯示，每位又是由4個二進制數(shù)表示。根據(jù)人眼的視覺特征，若在不產(chǎn)生閃爍感覺的情況下，掃描頻率必須在20HZ以上。運用這三個信號，對20 to 4的選擇輸入，同時也作為數(shù)碼的選擇信號，進行外部數(shù)碼管的選擇。jj_t1也是作為單價元的計數(shù)位。所以我設(shè)計了如下的電路： 計數(shù)電路jj_t1的原理圖Fig. Count circuit jj_t1 principles 計數(shù)電路jj_t的波形圖Fig. Count circuit jj_t the waveform chartjj_t1的功能是在開始保持5不變，即在行駛的前3公里內(nèi)，價格一直在5元。ena是一個使能信號，只有ena在高的時候才讓寄存器工作。74283是一個4位全加器，在于6相加的時候，由于6是10的補碼，所以加6和減10是等價的，所以在左下方的74283就等于把加完的數(shù)進行減10運算，lmp_pare是一個比較器，在全加器得到的數(shù)大于10的時候，選擇減過的數(shù)繼續(xù)循環(huán)加，如果小于10，選擇沒減過的數(shù)繼續(xù)循環(huán)加。在此電路中sel0是3公里的控制線，即到3公里的時候sel0為1，因為在3公里以內(nèi)，價格是一定的（現(xiàn)定義為5元），只有在過3公里的時候，價格才開始累加。這時需要與雙倍單價進行相加。（6）在編程器窗口中點擊Configure按鈕。（4）如果只需要配置一個FLEX器件，首先檢查編程器窗中的編程文件和器件是否正確。5．利用Byte Blaster在線配置FLEX系列器件設(shè)計人員可以在MAX+PLUSⅡ中，通過Byte Blaster對多個器件進行在線配置，過程如下：（1）先編譯一個項目，MAX+PLUSⅡ編譯器將自動為FLEX器件產(chǎn)生一個SRAM目標(biāo)文件(.sof)。（3）擊Add按鈕。（7）點擊Program按鈕，開始對JTAG器件進行編程。（3）開MAX+PLUSⅡ編程器。（4）點擊Program按鈕，編程器將檢查器件并將設(shè)計項目編程到器件中，而且還將檢查器件中的內(nèi)容是否正確。（2）在編程器窗口中檢查設(shè)計人員選擇的編程文件和器件是否正確。（4）建立和保持時間分析在Analysis菜單內(nèi)選擇Set/Hold Matrix項，然后點擊Start按鈕，即開始進行建立/保持時間分析。4．定時分析（1）啟動定時分析工具編譯完成后，設(shè)計人員可以利用定時分析器來分析設(shè)計項目的性能。3．分析仿真結(jié)果 在仿