【正文】 態(tài)及引起系統(tǒng)狀態(tài)轉換的事件，來表示系統(tǒng)的行為。21. JK觸發(fā)器與RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時，每輸入一個時鐘脈沖后，觸發(fā)器翻轉一次。23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器。27. 觸發(fā)器維持時間：為了工作可靠，時鐘信號的狀態(tài)必須保持一段時間，直到輸出端電平穩(wěn)定，這段時間稱為維持時間28. tCPHL：從時鐘脈沖觸發(fā)沿開始到一個輸出端由0變1所需的延遲時間29. tCPHL：從時鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時間30. 最小工作周期=tCPHL+tCPHL31. 建立時間（setup time）是指在觸發(fā)器的時鐘信號上升沿到來以前，數據穩(wěn)定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發(fā)器。4. Mealy型電路：輸出信號不僅與存儲電路的輸出狀態(tài)有關，而且還與時序電路的輸入信號有關5. Moore型電路：輸出信號僅與存儲電路的輸出電路有關。10. 同步時序邏輯電路的速度高于異步時序電路，但電路結構一般較后者復雜。14. 描述時序邏輯電路邏輯功能的方法有：邏輯方程式、狀態(tài)表、狀態(tài)圖、時序圖。18. 同步時序邏輯電路設計步驟：（1） 由給定的邏輯功能求出原始狀態(tài)圖（2） 狀態(tài)化簡（3） 狀態(tài)編碼、并畫出編碼形式的狀態(tài)圖及狀態(tài)表（4） 選擇觸發(fā)器的類型及個數（5） 求出電路的輸出方程及各觸發(fā)器的驅動方程（6） 畫出邏輯電路圖，并檢查自啟動能力19. 原始狀態(tài)圖：直接由要求實現(xiàn)的邏輯功能能求得的狀態(tài)轉換圖。第七章1. 計數器：其基本功能是統(tǒng)計時鐘脈沖的個數，即實現(xiàn)計數操作，也可用于分頻、定時、產生節(jié)拍脈沖和脈沖序列等2. 二進制異步計數器特點：（1） n位二進制異步計數器由n個處于計數工作狀態(tài)的觸發(fā)器組成。4. 可逆計數器：同時兼有加和減兩種計數功能的計數器5. 檢查自啟動的方法：畫出包括無效狀態(tài)的完整的狀態(tài)圖，看能否從無效狀態(tài)進入有效狀態(tài)。它的主要組成部分是觸發(fā)器；一位觸發(fā)器能存儲一位二進制代碼，所以要存儲n位二進制代碼的寄存器就要需要n個觸發(fā)器組成。第八章1. 中小規(guī)模標準集成器件和可編程邏輯器件的比較：中小規(guī)模標準集成器件性能好、價格低，但是僅僅采用這些器件構成一個大型復雜的數字系統(tǒng)，常?？赡軐е孪到y(tǒng)功耗高、占用空間答、系統(tǒng)可靠性差。ROM：ReadOnly memory。缺點：存儲單元所用的管子數目多，功耗大，集成度受到限制。10. 字：存儲器以字為單位組織內部結構，一個字含有若干個存儲單元。17. 讀周期：表示芯片連續(xù)進行兩次讀操作必須的時間間隔。22. 字數的擴展可以利用外加譯碼器，控制存儲器芯片的片選輸入端來實現(xiàn)。26. PROM：programmable readonly memory 出廠時，存儲內容全為1或0，用戶可根據需要最主要特征是只允許數據寫入一次，如果數據輸入錯誤只能報廢。28. E2PROM：Electrical erasable Programmable ROM，采用浮柵技術，電檫除的過程就是改寫過程，以字為單位進行擦除和寫過程；既具備ROM的非易失性，又具備類似RAM的功能。31. PLD電路由與門和或門陣列兩種基本的門陣列組成。這種單元又稱為被編程擦除單元。不同點：PAL 一旦編程便不可更改；不同輸出結構的PAL對應不同型號的PAL，不便于用戶使用GAL具有可擦除、可重新編程和可重新配置其結構等功能；靈活性大，而且能對PAL仿真，并能全部兼容。3） 輸出布線區(qū)：作用是把GLB的輸出信號接到I/O單元。 39. FPGA實現(xiàn)各種組合邏輯功能的原理是：通過對各存儲單元的編程，來控制門陣列中門的“開”與“關”，從而實現(xiàn)不同的邏輯功能。42. 可編程邏輯模塊CLB是實現(xiàn)各種邏輯功能的基本單元，包括組合邏輯、時序邏輯、RAM及各種運算功能。46. CPLD的特點：它具有編程靈活、集成度高、設計開發(fā)周期短、適用范圍寬、開發(fā)工具先進、設計制造成本低、對設計者的硬件經驗要求低、標準產品無需測試、保密性強、價格大眾化等特點，可實現(xiàn)較大規(guī)模的電路設計 47. FPGA的特點：1） 采用FPGA設計ASIC電路(專用集成電路)，用戶不需要投片生產，就能得到合用的芯片。　　5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。CPLD通過修改具有固定內連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內部連線的布線來編程；FP GA可在邏輯門下編程，而CPLD是在邏輯塊下編程。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類?！、嵋话闱闆r下，CPLD的功耗要比FPGA大，且集成度越高越明顯。其優(yōu)點是可以編程任意次，可在工作中快速編程，從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的?！　、軨PLD比FPGA使用起來更方便?！　、贑PLD的連續(xù)式布線結構決定了它的時序延遲是均勻的和可預測的，而FPGA的分段式布線結構決定了其延遲的不可預測性?！　?） FPGA內部有豐富的觸發(fā)器和I/O引腳。44. 可編程連線資源：實現(xiàn)CLB和CLB、CLB和IOB、以及全局信號與CLB和IOB之間的連接。在上述門陣列的基礎上再增加觸發(fā)器，便可構成即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元電路。37. CPLD可編程特性基于“在系統(tǒng)可編程（ISP）”技術，此技術的特點：常規(guī)的PLD是對每個器件單獨編程然后再裝配，而ISP是先裝備，然后編程，稱為產品后還可反復編程。36. CPLD結構上可分為：1） 通用邏輯塊（GLB）的結構：它可實現(xiàn)類似GAL的功能。使用PAL實現(xiàn)邏輯函數時，每個輸出是若干個乘積之和，即用乘積之和的形式實現(xiàn)邏輯函數，其中乘積項數目固定。2） 可編程“接通”單元：它依靠用戶編程來實現(xiàn)“接通”連接。擦除和EPROM擦除類似，為整片擦除或分塊擦除；寫入方式與EPROM相同，需要較高的電壓。 EPROM芯片在空白狀態(tài)時（用紫外光線擦除后），內部的每一個存儲單元的數據都為1（高電平）。24. ROM種類：1） 從制造工藝上看:有二極管ROM，雙極型ROM，MOS型ROM2） 按存儲內容存入方式不同：固定ROM、可編程ROM 可編程ROM又可以細分為：可編程存儲器PROM、光可擦除可編程存儲器EPROM 電可檫除可編程存儲器E2PROM和快閃存儲器。20. 擴展存儲容量的方法：增加字長（位數）或字數。在數字電路和電腦技術中采用二進制，代碼只有“0”和“1”，其中無論是 “0”或是“1”在CPU中都是 一“位”。7. 再生或刷新：由于漏電流的存在，電容上存儲的數據（電荷）不能長久保存，因此必須定期給電容補充電荷，以避免存儲數據的丟失8. 為提高集成度，目前大容量動態(tài)RAM的存儲單元普遍采用單管結構。4. RAM使用靈活方便，可以隨時從其中任一指定地址讀出（取出）或寫入（存入）數據；但RAM具有易失性，一旦失電，所有存儲的數據立即丟失。2. 按使用功能的不同，半導體存儲器可分為隨機存取存儲器（RAM，又稱讀寫存儲器）和只讀存儲器（ROM）。10. 移位寄存器不但可以存儲代碼，還可用來實現(xiàn)數據的串行并行轉換、數據處理及數值的運算。7. 反饋置數法：適用于具有預置數功能的集成計數器；在計數過程中，可以將它輸出的任何一個狀態(tài)通過譯碼，產生一個預置數控制信號反饋至預置數控制端，在下一個CP脈沖后，計數器就會把預置數輸入端的狀態(tài)置入輸出端。所以稱為串行計數器，