【正文】 SIGNAL Q:INTEGER RANGE 0 TO 14。139。 END IF。END a。Clk為分頻模塊發(fā)送的時鐘信號。entity jishu isport(clk,en,clr: in std_logic。 signal bcd10n: std_logic_vector(2 downto 0)。 elsif(clk39。139。 end if。 process (clk,en,clr) begin if(clr=39。event and clk=39。 and bcd1n=1001) then if (bcd10n=011) then bcd10n=000。 end if。139。039。此段程序為十位計數(shù)的情況，當bcd為011（30）時發(fā)生進位，然后bcd10n歸零。USE 。ARCHITECTURE a OF chuhuo ISBEGINprocessbegin if en3=39。 chu_hb=39。chu_yl=39。thenchu_rg=39。chu_schb=39。elsif xuan_hb=39。 chu_hb=39。chu_yl=39。 thenchu_rg=39。chu_schb=39。elsif xuan_yl=39。 chu_hb=39。chu_yl=39。 chu_hb=39。chu_yl=39。end process。圖 顯示模塊顯示模塊程序如下：LIBRARY ieee。 b : OUT STD_LOGIC。 f : OUT STD_LOGIC。 variable outp:data_out。WHEN 3 = outp:=1111001。WHEN 7 = outp:=1011111。 END CASE。 d = outp(3)。 end process。Clk為控制系統(tǒng)的時鐘信號。Clr為計數(shù)模塊的控制信號，當收貨完成后，clr輸出為1，計數(shù)模塊回到初始狀態(tài)歸零。package state_pack istype state is(qa,qb)。use 。c:out integer range 0 to 13。beginprocessvariable var:integer range 0 to 13。event。c=b。139。139。elsecase current_state iswhen qa= if d=0 thencurrent_state=qa。139。reset=39。 var:=d。current_state=qa。139。reset=39。 var:=d。when qb=if t=39。039。reset=39。di=bvar。139。 reset=39。di=0。en1=39。139。039。 and b=var thencurrent_state=qa。clr=39。en3=39。end case。此段程序作用是進行商品價格與投幣總錢數(shù)的比較，從而決定找零與出貨，T信號用來控制投幣時間。由于其中是商品存貨無限，找零無限，因此不會出現(xiàn)找零錢幣與商品存貨的不足的情況。參 考 文 獻 1 袁亞恒，[J],武漢理工大學學報，（12）：1351382 范文萍，[J],（14）：28303 宋瀟，李佩佩，[J],科技信息,（33）：1191204 譚衛(wèi)澤,[J],(4)：901105 陳志剛. VHDL語言在電路設計中的優(yōu)化[J], (9)：1351406 [M],北京：電子工業(yè)出版社，20077 張凱，[M],北京：國防工業(yè)出版社，20048 姜雪松，吳鈺淳，,北京：機械工業(yè)出版社，2006:302348.9 潘松，：電子科技大學出版社，200210 徐光軍，：電子工業(yè)出版社，200211 PETER R. WILSON. UNDERSTANDING THE FPGA DESIGN FLOW, Electronics world,2008(1865):323512 . Wu。她嚴肅的科學態(tài)度，嚴謹?shù)闹螌W精神，精益求精的工作作風，深深地感染和激勵著我。附錄圖：硬件系統(tǒng)原理圖。在此謹向劉老師致以誠摯的謝意和崇高的敬意。 . Lai。 仿真過程中遇到的問題主要有：1在仿真過程中由于原有時鐘信號分頻模塊仿真時間過長，因此用頻率相對較小的晶振進行代替仿真。 圖 頂層模塊頂層模塊仿真結果如下：1 當輸入信號bd時，qian_2輸入為1，qian_1輸入為0時，： qian_2輸入為1，qian_1輸入為0時，無輸出結果2 當b=d時，qian_5輸出為1，chu_hb輸出為1，： qian_5輸出為1，chu_hb輸出為1，c輸出為1時的仿真結果結 論本文介紹了一種基于FPGA的自動售貨機的整體設計與工作原理，詳細闡述了投幣模塊，商品選擇模塊，主控模塊等模塊的軟件設計與實現(xiàn)主要功能的模塊的仿真，經過仿真與實踐，整個系統(tǒng)的工作穩(wěn)定可靠，具有較強的適應性，當需要增加商品時，此控制系統(tǒng)只需增加相對的輸入信號，硬件原有的電路不應改變，因此在自動售貨機行業(yè)可以得到廣泛的應用。end process。di=bvar。reset=39。039。elsif t=39。139。c=b。139。en3=39。 clr=39。039。en3=39。clr=39。and var=b thencurrent_state=qa。039。di=0。039。039。039。di=0。039。039。039。039。039。139。139。end zhukong。 d,b:in integer range 0 to 13。library ieee。 主控模塊主控模塊主要程序如下：library ieee。en為控制出貨模塊的信號，當en值為1時，確認出貨模塊可以輸出商品。當輸入信號di為2時，g輸出為1，f輸出為0，e輸出為1，d輸出為1，c輸出為0，b輸出為1，a輸出為1，圖 di輸入為2 時的仿真結果 主控模塊 主控模塊為自動售貨機控制系統(tǒng)的核心部分，在主控模塊中將輸入的錢幣數(shù)目（b）與商品的價格(d)進行對比，然后進行找零并發(fā)出出貨信號。 f = outp(5)。 b = outp(1)。WHEN 9 = outp:=1111011。WHEN 5 = outp:=1011011。WHEN 1 = outp:=0110000。END zhaoling。 d : OUT STD_LOGIC。ENTITY zhaoling IS PORT( Di : IN integer range 0 to 9。出貨模塊的仿真結果如下： 1當輸入信號en為1，xuan_rg信號為1時，chu_rg信號為1，：圖 chu_rg信號為1時的仿真結果 2 當輸入信號en為0，xuan_rg信號為1時，chu_rg信號為0，仿真結果如圖 ： chu_rg信號為0時的仿真結果 找零模塊找零模塊的作用是對購物結束后的所需找零數(shù)目進行顯示。end if。chu_schb=39。else chu_rg=39。chu_schb=39。 thenchu_rg=39。chu_yl=39。 chu_hb=39。elsif xuan_schb=39。chu_schb=39。 thenchu_rg=39。chu_yl=39。 chu_hb=39。else if xuan_rg=39。chu_schb=39。 thenchu_rg=39。chu_rg,chu_hb,chu_yl,chu_schb:OUT STD_LOGIC)。出貨模塊有四個輸出信號為所選擇的貨物的輸出信號。 end process。139。 end process。139。) then if (en=39。) then bcd10n=000。 end if。 else bcd1n=bcd1n+39。139。139。end jishu。use 。en為接受信號，當投幣開始時投幣模塊發(fā)出信號，計數(shù)模塊開始工作，當計數(shù)到30時向控制模塊發(fā)出t信號。 END PROCESS。 ELSE DIVCLK = NOT DIVCLK。 BEGIN PROCESS(CLK) BEGIN IF CLK39。 NEWCLK:OUT STD_LOGIC)。由于仿真所需時間過長，時鐘輸入信號為clk，輸出信號為newclk。end if。xuan_rg=39。xuan_schb=39。xuan_hb=39。xuan_yl=39。039。039。 then d=8。elsif a8=39。xuan_yl=39。139。039。039。thend=3。xuan_schb=39。 xuan_yl=39。139。039。xuan_rg,xuan_yl,xuan_hb,xuan_schb:OUT STD_LOGIC。 所示。輸入信號為a1,a2，a3，a8。end a。end if。bi=qian。139。139。bi=qian。139。139。 then state=1。en=39。139。qian:=1。 then if a1 =39。en=39。139。139。 end toubi。use 。圖 模塊示意圖 投幣模塊自動售貨機能夠自動計算投入的錢幣數(shù)目，需要提供一個寄存器來記錄并保存投入的總幣值。 （3）找零狀態(tài)：投幣結束，售貨機自動判別總錢數(shù)，若在時限到來之際，總錢數(shù)少于顧客所需商品的單價，則退出