基于fpga的出租車計(jì)價(jià)器設(shè)計(jì)(文件)
【正文】 e(fee[8:5]) 439。b0001:hex1[6:0]=739。b0100100。 439。b0101:hex1[6:0]=739。b0000010。 439。b1001:hex1[6:0]=739。 endcase case(fee[13:10]) 439。b0001:hex2[6:0]=739。b0100100。 439。b0101:hex2[6:0]=739。b0000010。 439。b1001:hex2[6:0]=739。 endcase endendmodule，頂層模塊：各模塊設(shè)計(jì)仿真實(shí)現(xiàn)后，可分別創(chuàng)建成元件符號(hào)。 output hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1。 wire [7:0] lch,jishi,jishi_1。 js 5 (.clk_1(clk_1), .reset(reset), .start(start), .jishi(jishi),.jishi_1(jishi_1))。 reg clk,reset,start。 clk=0。 50 start=1。 10000 start=0。 10000 start=0。沒(méi)有譯碼的仿真結(jié)果如下所示：可以看出當(dāng)reset=0時(shí)，系統(tǒng)復(fù)位，路程計(jì)數(shù)器、和等待時(shí)間計(jì)數(shù)器均為0，費(fèi)用計(jì)數(shù)器為8元；當(dāng)reset為1時(shí)，系統(tǒng)啟動(dòng)，start=1表示出租車行駛，每產(chǎn)生一個(gè)脈沖，路程計(jì)數(shù)器加1；路程2公里內(nèi)，費(fèi)用保持8不變，超過(guò)2公里，費(fèi)用計(jì)數(shù)器進(jìn)行加計(jì)數(shù)，每增加1公里費(fèi)用加1元，此時(shí)等待時(shí)間計(jì)數(shù)器不變。剛開(kāi)始的時(shí)候沒(méi)有做后仿真導(dǎo)致實(shí)驗(yàn)結(jié)果不正確，花費(fèi)了大概5天的時(shí)間才找到錯(cuò)誤感覺(jué)很不劃算，后來(lái)才掌握了后仿真方法，覺(jué)得收獲很大。： ， Quartus II軟件綜合的報(bào)表：，綜合的RTL級(jí)電路： 從綜合的RTL級(jí)電路可以看出完全符合系統(tǒng)規(guī)范。endmodule，系統(tǒng)仿真：初步設(shè)計(jì)完成后，即可將分模塊和頂層模塊進(jìn)行仿真測(cè)試，同時(shí)可根據(jù)設(shè)計(jì)要求加入測(cè)試輸入條件。 10000 start=0。 10000 start=0。 10 reset=1。 PIS__LX main(.reset(reset),.start(start),.clk(clk),.hex0(hex0), .hex1(hex1),.hex2(hex2),.hex4(hex4),.hex5(hex5),.hex6(hex6),.hex7(hex7))。 display 4 (.reset(reset),.jishi(jishi), .clk_1(clk_1),.lch(lch), .fee(fee),.hex0(hex0), .hex1(hex1), .hex2(hex2),.hex4(hex4),.hex5(hex5), .hex6(hex6),.hex7(hex7))。 fenpin 1 (.clk(clk), .reset(reset),.clk_1(clk_1)) 。 wire [6:0] hex0,hex1,hex2,hex4,hex5,hex6,hex7。，頂層模塊的VerilogHDL源代碼：module PIS__LX(reset,start,clk,hex0,hex1,hex2,hex4,hex5,hex6,hex7,clk_1)。 default:hex2[6:0]=739。b0000000。b0111:hex2[6:0]=739。 439。b0011001。b0011:hex2[6:0]=739。 439。b1000000。 default:hex1[6:0]=739。b0000000。b0111:hex1[6:0]=739。 439。b0011001。b0011:hex1[6:0]=739。 439。b1000000。 default:hex0[6:0]=739。b0000000。b0111:hex0[6:0]=739。 439。b0011001。b0011:hex0[6:0]=739。 439。b1000000。 default:hex5[6:0]=739。b0000000。b0111:hex5[6:0]=739。 439。b0011001。b0011:hex5[6:0]=739。 439。b1000000。 default:hex4[6:0]=739。b0000000。b0111:hex4[6:0]=739。 439。b0011001。b0011:hex4[6:0]=739。 439。b1000000。 default:hex7[6:0]=739。b0000000。b0111:hex7[6:0]=739。 439。b0011001。b0011:hex7[6:0]=739。 439。b1000000。 default:hex6[6:0]=739。b0000000。b0111:hex6[6:0]=739。 439。b0011001。b0011:hex6[6:0]=739。 439。b1000000。 hex2[6:0]=739。 hex0[6:0]=739。 hex4[6:0]=739。 always(posedge clk_1,negedge reset) begin if(!reset) begin hex6[6:0]=739。 wire [7:0] lch。 end end end end endmodule，計(jì)費(fèi)模塊的仿真結(jié)果：，數(shù)碼管顯示模塊：，數(shù)碼管顯示模塊的框圖：，數(shù)碼管顯示的VerilogHDL源代碼：module display (clk_1,lch,reset,jishi,fee,hex0,hex1,hex2,hex4,hex5,hex6,hex7)。b01001) begin fee[9:5]=fee[9:5]53
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