基于maxii系列cpld的微波爐控制器芯片設(shè)計(jì)(文件)
【正文】 ) + 1。 DATA = DATATMP。 THEN 復(fù)位時設(shè)置時間變?yōu)榈碗娖? SET_T0 = 39。139。139。039。 將IDLE載入NXT LD_TEST=39。 LD_CLK=39。 CASE CUR IS WHEN LAMP_TEST= 譯碼器顯示測試狀態(tài) LD_TEST=39。 WHEN SET_CLOCK= 烹調(diào)時間測試狀態(tài) LD_CLK=39。 WHEN DONE_MSG= 完成信息顯示狀態(tài) LD_DONE=39。 WHEN IDLE= 初始狀態(tài)定義 IF TEST=39。139。 LD_CLK=39。 AND DONE=39。139。 THEN 設(shè)置計(jì)時完成 NXT=DONE_MSG。 COOK=39。 END CASE。USE 。 LD_CLK:IN STD_LOGIC。END loader。 BEGIN LOAD=LD_TEST OR LD_DONE OR LD_CLK。 中間變量定義 CASE TEMP IS WHEN100=測試 DATAOUT=ALLS。 END CASE。USE 。 CLR：清除數(shù)據(jù) EN:IN STD_LOGIC。END t10。 THEN 當(dāng)CLR高電平，數(shù)據(jù)變?yōu)?000 TMP= 0000。 ELSIF CLK39。139。 END IF。139。 END PROCESS。USE 。 EN:IN STD_LOGIC。END t6。 THEN TMP= 0000。 ELSIF CLK39。139。 否則自動減1 END IF。139。 END PROCESS。USE 。 DATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 分個位 MIN1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 LOAD,CLR:IN STD_LOGIC。 輸出 CARRY_OUT:OUT STD_LOGIC 狀態(tài) )。 EN:IN STD_LOGIC。END COMPONENT t6。SIGNAL S2:STD_LOGIC。 U2:t6 PORT MAP(S0,LOAD,CLR,COOK,DATA(7 DOWNTO 4),SEC1,S1)。END rtl。ENTITY YMQ47 IS PORT( AIN4:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 0 WHEN0001=DOUT7=0000110。 4 WHEN0101=DOUT7=1101101。 8 WHEN1001=DOUT7=1101111。 n WHEN1101=DOUT7=1111001。END ARCHITECTURE rtl。通過與同學(xué)探討和請教老師，終于把問題都解決了，并加深了對數(shù)字時鐘原理和設(shè)計(jì)思路的了解?？傊?，通過這次的設(shè)計(jì)，進(jìn)一步了解了EDA技術(shù)，收獲很大，對軟件編程、排錯調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。，但還是復(fù)習(xí)了書本的知識，對自己來說更是一大進(jìn)步。北京：電子工業(yè)出版社，2006[5]陳榮，陳華. VHDL芯片設(shè)計(jì). 北京：機(jī)械工業(yè)說出版社，2006[6]王誠，吳繼華，范麗珍. Altera FPGA/CPLD設(shè)計(jì)：基礎(chǔ)篇. 北京：人民郵電出版社，2005。，我會在以后的實(shí)驗(yàn)中努力彌補(bǔ)不足之處。：狀態(tài)控制電路模塊controller，數(shù)據(jù)裝載電路模塊loader，最后加上計(jì)時器模塊。做課程設(shè)計(jì)時，先查閱大量的相關(guān)知識，要把原理吃透，確定一個大的設(shè)計(jì)方向，在按照這個方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。并進(jìn)一步熟練了對QuartusII軟件的操作。 END CASE。 d WHEN1011=DOUT7=1011100。 6 WHEN0111=DOUT7=0000111。 2 WHEN0011=DOUT7=1001111。 END ENTITY YMQ47。USE 。 U4:t6 PORT MAP(S2,LOAD,CLR,COOK,DATA(15 DOWNTO 12),MIN1,S3)。BEGIN 元件例化 CLK0 = NOT CLK。SIGNAL S0:STD_LOGIC。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。COMPONENT t6 IS PORT( CLK:IN STD_LOGIC。 DATAIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。END counter。 秒個位 SEC1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 LOAD,CLR:IN STD_LOGIC。END rtl。039。 END IF。 ELSE TMP=TMP39。039。139。BEGIN PROCESS(CLK,LOAD,CLR,EN) BEGIN IF CLR = 39。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY t6 IS PORT( CLK:IN STD_LOGIC。END rtl。039。 END IF。 ELSE 自動減1 TMP=TMP39。039。139。 鏈接輸入輸出BEGIN
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