【正文】 hen 010= alu_sr=00000000。 when 100= alu_sr=00000000。 when others= alu_sr=00000000。end behave。 sci:in std_logic_vector(1 downto 0)。039。 when others= alu_cin=39。end behave。（4）相關的源代碼、電原理圖和其它說明表格。特別注意：如果沒被抽中去演示，則主要根據(jù)分工所對應的這部分設計的撰寫的內(nèi)容評分，因此要盡量詳細地介紹你的工作。其中創(chuàng)建reg接口，最終整合成一個regfile。由Quartus生成的bsf圖如下：其VHDL語言的行為描述如下：library ieee。 源寄存器輸入 reg_sel : in std_logic_vector(1 downto 0)。 復位 d_input : in std_logic_vector(7 downto 0)。end regfile。 write : in std_logic。 ponent mux_4_to_1 is port 4選1端口 (input0, input1, input2, input3 : in std_logic_vector(7 downto 0)。 ponent decoder_2_to_4 is port 24譯碼器端口 (sel : in std_logic_vector(1 downto 0)。 sel03 : out std_logic )。begin Areg00: reg port map( 寄存器R0 reset =reset, d_input =d_input, clk =clk, write =write, sel =sel00, q_output =reg00 )。 des_decoder: decoder_2_to_4 port map( 24譯碼器 sel =DR, sel00 =sel00, sel01 =sel01, sel02 =sel02, sel03 =sel03 )。end struct。 d_input : in std_logic_vector(7 downto 0)。 q_output : out std_logic_vector(7 downto 0) )。 then q_output = x00。 then 時鐘下降沿觸發(fā) if sel=39。 then 只有被選中且允許寫時才將數(shù)據(jù)寫入寄存器 q_output = d_input。 end a。 reset : in std_logic。architecture behave of timer is type state_type is(s0,s1,s2,s3,s4,s5)。 then state=s0。) then case state is when s0= state=s1。 and ins(6) = 39。 end if。 end case。 when s1= output=000。 end process。 when s4= state=s5。) then state=s4。 when s2= if (ins(7) = 39。event and clk=39。begin process(clk,reset,ins) begin if reset=39。 output : out std_logic_vector(2 downto 0))。use 。 end if。 and write =39。event and clk=39。 architecture a of reg is 實體行為描述 begin process(reset,clk) begin if reset = 39。 write : in std_logic。 use 。 muxB: mux_4_to_1 port map( 目的寄存器讀出使用的4選1選擇器 input0 =reg00, input1 =reg01, input2 =reg02, input3 =reg03, sel =SR, out_put =output_SR )。 Areg02: reg port map( 寄存器R2 reset =reset, d_input =d_input, clk =clk, write =write, sel =sel02, q_output =reg02 )。signal reg00,reg01,reg02,reg03:std_logic_vector(7 downto 0)。 sel01 : out std_logic。 out_put : out std_logic_vector(7 downto 0))。 q_output : out std_logic_vector(7 downto 0) )。 d_input : in std_logic_vector(7 downto 0)。 源寄存器輸出 output_DR : out std_logic_vector(7 downto 0)。 使能端 clk : in std_logic。entity regfile is 實體描述port( DR : in std_logic_vector(1 downto 0)。不然若由一個使能信號控制全部4個寄存器將對實際不參與寫操作的寄存器造成不穩(wěn)定的情況。按照我們的設計，通用寄存器共有4個，由指令的低4位的全部或其中的高2位或低2位來從寄存器組中選擇源寄存器和目的寄存器。（加注釋，特別是在參考材料的源代碼基礎上改動之處，用藍色標出）。是（1）修改后是否編譯通過（指加到整個小組的系統(tǒng)里）是（2）修改后是否可運行（指加到整個小組的系統(tǒng)里）是（3）概要描述(23句話描述你的工作)負責通用寄存器的改動，實質(zhì)上是通過實驗4，將原來的獨立開來的16個寄存器整合到一個regfile中，根據(jù)需求，還要在regfile中增加一個輸出端。 end case。139。end t1。use 。 end case。 when 101= alu_sr=00000000。 when 011= alu_sr=offset。 when 001= alu_sr=sr。 alu_sr,alu_dr : out std_logic_vector(7 downto 0))。在3位控制信號的控制下它進行ALU 模塊A、B端輸入的選擇：I5I4I3ALU_AALU_B000SRDR001SR00100DR011OFFSETPC1000PC1010DATA： 其VHDL語言的行為描述如下：（這部分主要改成8位通路）library ieee。根據(jù)這一說明，可以這樣判斷V和C標志位的值：V：如果正數(shù)（符號位為0）與正數(shù)之和為負數(shù)（符號位為1），或是負數(shù)與負數(shù)之和為正數(shù)，則發(fā)生了溢出，V置1；C：兩數(shù)之和大于11111111，則產(chǎn)生了進位，C置1；被減數(shù)小于減數(shù)，則產(chǎn)生借位，C置1。這部分主要要注意的地方就是標志位C和V的數(shù)值。039。 end if。 when 001= if ba then c=39。139。 end case。039。139。039。139。 end if。 then s=39。039。 alu_out = temp2。 for I in 6 downto 0 loop 相應的改成8位，循環(huán)實現(xiàn)左移 temp2(I) := b(I+1)。 for I in 7 downto 1 loop 相應的改成8位，循環(huán)實現(xiàn)左移 temp2(I) := b(I1)。 when 011= temp2 := a or b。 temp2 := result_add8。variable temp2,temp3 :std_logic_vector(7 downto 0)。 when alu_func=001 else 做減法或者減1時,最低位置為1 cin。a_in_3 = result_add8_2。139。 元件例化語句，標號名要唯一，用port map語句調(diào)用8位加法器，并且port map語句只能在進程之外調(diào)用。c_in_1=39。 f_add: adder8bit port map( a_in,b_in,result_add8,c_in)。根據(jù)相加的格式做相應位置的調(diào)整，并且對相應的信號根據(jù)使用的功能不同進行賦值 b_in=not a when alu_func=001 else a。 end ponent。 輸出結果 ，過程變量 signal temp1 : std_logic_vector(7 downto 0)。 輸出結果，過程變量 signal a_in_3 : std_logic_vector(7 downto 0)。 輸出結果，過程變量signal a_in_2 : std_logic_vector(7 downto 0)。 輸出結果 ，過程變量 signal a_in_1:std_logic_vector(7 downto 0)。說明：信號的定義必須在進程之外說明signal a_in : std_logic_vector(7 downto 0)。 alu_out:out std_logic_vector(7 downto 0)。alu_a,alu_b:in std_logic_vector(15 downto 0)。use 。 end generate f1_7。end ponent。 ci : in std_logic)。use 。architecture b_fa of fa isbegin s=a xor b xor ci。use ?？梢圆糠謪⒄諈⒖疾牧系奈臋n寫法。另外還要將16位數(shù)據(jù)選擇器BUS_MUX也改成8位通路，以及將組合邏輯器件器件T1也改成8位通路，并且參加了小組的整個程序相關部