《fpga設(shè)計流程》ppt課件(文件)
【正文】 Leonardo Spectrum（ Mentor Graphics） 推薦 Syplify Pro（ Syplicity） Constraints（ Synthesis） Design Entry TestBench IP Function Simulation Synthesis Gate level Simulation Place amp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Place amp。R在廠商開發(fā)工具中進行 Constraints（ Pamp。R階段的約束包括時間約束和位置約束 ?時間約束有這樣幾種： tpd: pintopin delay，只用于組合邏輯 tsu： setup time，用于輸入 tco： clocktoout delay，用于輸出 fmax：內(nèi)部最高工作頻率 Cut timing path：用于低速路徑 Constraints（ Pamp。R Pamp。R Design Entry Function Simulation Synthesis Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Timing Simulation ?時序仿真驗證 Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Static Timing Analysis ?靜態(tài)時序分析給出 Pamp。 Route Constraints Static Timing Analysis Constraints Timing Simulation Program Constraints（ Pamp。R的輸入是綜合產(chǎn)生的 EDIF網(wǎng)表 ? Pamp。 Ro
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