《通用vlsi》ppt課件(文件)
【正文】 ”n 存貯管處于 “0”狀態(tài)，則位線輸出信號為 “0”167。421 六管 SRAM單元n E/D MOS六管單元n 字選 /列選信號n X=“1”，選中某字n Y=“1”，選中某列n 讀 /寫操作n 讀出， X=“1”， Y=“1”n 寫入 “1”， B=“1”， B=“0”n 寫入 “0”， B=“0”， B=“1”n 六管單元版圖167。432 單管 DRAMn 存貯單元工作原理n 一個 MOS管 +一個電容n 寫入信息n 字線 WL加以高電平n 位線 BL加以要存貯的數(shù)據(jù)n 數(shù)據(jù)通過 MOS管保存在電容上n 讀出信息n 字線 WL加以高電平n 電容上的電荷決定了位線 BL的輸出電平167。44 門陣列（ Gate Array）和 可編程邏輯器件（ PLD）167。442 可編程邏輯器件（ PLD）n PLD原理n PLD基本結(jié)構(gòu)框圖n PLD原理n PLD緩沖器n PLD陣列交叉點連接方式n 硬線連接 ——交叉處標(biāo)記為 “?”n 被編程單元 ——交叉處標(biāo)記為 “ⅹ ”n 被擦除單元 ——交叉處無標(biāo)記167。442 可編程邏輯器件（ PLD）n PROM結(jié)構(gòu)167。442 可編程邏輯器件（ PLD）n 現(xiàn)場可編程邏輯陣列（ FPLA）n 用 FPLA實現(xiàn)一個四位二進(jìn)制數(shù)碼（B3B2B1B0）到 GRAY碼（ G3G2G1G0）的轉(zhuǎn)換電路167。167。443 可編程邏輯器件的開發(fā)n 設(shè)計處理n 編譯、適配n 編程文件n 設(shè)計校驗n 功能仿真n 時序仿真n 器件編程n 數(shù)據(jù)配置167。442 可編程邏輯器件（ PLD）n 輸入 /輸出模塊 IOBn PLD的設(shè)計過程167。442 可編程邏輯器件（ PLD）n 現(xiàn)場可編程邏輯陣列（ FPLA）n FPLA具體線路舉例n 現(xiàn)場可編程門陣列（ FPGA）n 高密度可編程邏輯器件n 陣列由三部分組成n 可配置邏輯模塊 CLBn 輸入 /輸出模塊 IOBn 互連資源 ICR167。442 可編程邏輯器件（ PLD）n PAL和 GAL 基本陣列167。442 可編程邏輯器件（ PLD）n PLD原理n PLD或門167。441 門陣列n 門陣列的結(jié)構(gòu)
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