計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告(1)(文件)
【正文】 mitive ponents.library UNISIM。 CO: in std_logic_vector(17 downto 0))。signal DBB,DBX:std_logic_vector(7 downto 0)。 signal CIN,COUT:std_logic。 begin for i in rep39。 end sizeIt。) then if (U377EN=39。 end if。and U373OE=39。039。039。 COUT=FF(8)。 CI(7 downto 0) = DBX when ((U244AOE or U244BOE)=39。CI(7 downto 0) is the BUSCIN = CO(11)。U377CLK = not CO(15) or U377EN。CI(14 downto 8) = CO(14 downto 8)。2).XC2S150的RAM應(yīng)外加三態(tài)門。3). 從開關(guān)通過244把數(shù)據(jù)(如10100101)輸入到374中。 7).通過377檢查373和374的內(nèi)容。 Library IEEE。 entity busv1 is Port ( DB:inout std_logic_vector(15 downto 0)。 CI: inout std_logic_vector(31 downto 0)。end busv1。 signal TADR:std_logic_vector(8 downto 0)。 constant bz: std_logic_vector:=ZZZZZZZZ。range loop rep(i) := a。ponent RAMB4_S8port (WE,EN,RST,CLK: in std_logic。end ponent。beginCLKD:IBUFGport map (I = CLKG,O = CLKX)。039。 TCLK = CLKX。 Define 74377 process (U377CLK) begin if (U377CLK39。039。 end process。) then U374Q = DBB。139。 DBX = (SizeIt(U374OE,8) and U374Q) or (SizeIt(U373OE,8) and U373Q) or (SizeIt(U244OE,8) and U244B) or (SizeIt(MOE,8) and DBY)。 DBB = CI(7 downto 0)。 MEN = CO(15)。 U373GT = CO(11)。Display control signals CI(24 downto 16) = CO(16 downto 8)。139。139。 CTRL2 = 39。 CTRL4 = 39。 AB = DB。 CI(26) = KRIX。2 。2) 應(yīng)用程序目標(biāo)碼和微程序目標(biāo)碼下載。3 設(shè)置完畢后,先不加載文件,點(diǎn)擊”確定”，會(huì)依此出現(xiàn)下面5個(gè)窗口。6 等待程序和微程序目標(biāo)碼下載完畢。各有兩種裝入方法，一種是通過實(shí)驗(yàn)箱鍵盤輸入，另一種是通過編程下載實(shí)現(xiàn)。要有足夠的耐心和毅力，不怕失敗，一次次的調(diào)試直到成功為止。非常感謝各位老師給與我們各方面的幫助！謝謝各位老師！17。沒有不能弄懂的事情，只有不想去弄懂的人，只要努力了就有收獲。調(diào)試成功后，整理出最后的設(shè)計(jì)文件。8 運(yùn)行結(jié)束,看到結(jié)果后，復(fù)位，否則不能再次運(yùn)行。下圖是加載顯示配置文件。1 打開界面后，設(shè)置串行口參數(shù)。4 匯編生成目標(biāo)文件。end busv1_behav。 CI(28) = RESET。 CTRL1 = 39。 CTRL3 = 39。139。139。 CI(24) = CO(8)。 U374OE = CO(9)。 U244OE = CO(13)。Control signals MOE = CO(23)。139。 U373Q = (SizeIt(U373GT,8) and DBB) or (SizeIt(not U373GT,8) and U373Q)。 end process。event and U374CLK=39。 end if。039。039。039。039。O:out std_logic)。DI: in std_logic_vector(0 to 7)。 return rep。 len: integer) return std_logic_vector is variable rep: std_logic_vector( len1 downto 0)。 signal U377CLK,U377EN,U374CLK,U374OE,U373GT,U373OE,U244OE: std_logic。 signal U374Q:std_logic_vector(7 downto 0)。 CWR,CRD,IOW,IOR,CTRL1,CTRL2,CTRL3,CTRL4,MCLK: buffer std_logic。 MUX: in std_logic_vector(0 to 2)。 use 。第二步，利用S8～S10的組合在R～0R7中選擇一個(gè)寄存器，選擇表如下：S10S9S8R0000R1001R2010R3011R4100R5101R6110R7111第三步，當(dāng)WRE（寫寄存器）脈沖信號(hào)從0變1時(shí)，將總線上的數(shù)據(jù)寫入某寄存器。 5).把374的數(shù)據(jù)寫到373中。
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號(hào)-1