計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告(1)-wenkub
2023-04-07 12:18:16 本頁(yè)面
【正文】 when 100 = U244B = R4。) then 讀寄存器 case RS is when 000 = U244B = R0。 end if。 when 101=R5=DBB(7 downto 0)。 when 001=R1=DBB(7 downto 0)。process (WRE,RDE) begin if(WRE39。139。 end sizeIt。 begin for i in rep39。signal DBB,DBX:std_logic_vector(7 downto 0)。architecture Behavioral of jicunqi issignal RS:std_logic_vector(2 downto 0)。use 。use 。end if。 讀地址0號(hào) when 01 = CI(19 downto 12)= TMP2。139。 寫(xiě)入地址1號(hào) when 10 = TMP3 := CO(7 downto 0)。and RD=39。CI( 11 downto 0 ) = CO(11 downto 0)。signal WR,RD:std_logic。 entity busv1 is Port ( CI: buffer std_logic_vector(19 downto 0)。 Library IEEE。4． 用VHDL描述計(jì)算機(jī)各部件。② 對(duì)于模塊中不用的器件，也應(yīng)有所處理。④ 編寫(xiě)各指令的微程序，根據(jù)指令流程和微指令格式仔細(xì)地逐條填寫(xiě)微指令各碼位。而一條指令共需幾個(gè)機(jī)器周期取決于指令在機(jī)內(nèi)實(shí)現(xiàn)的復(fù)雜程度。 2．指令系統(tǒng)和指令執(zhí)行流程設(shè)計(jì) ① 指令系統(tǒng)需確定實(shí)驗(yàn)計(jì)算機(jī)的指令系統(tǒng)具體由哪里指令組成，包括哪幾種類(lèi)型指令，指令操作數(shù)有哪幾種尋址方式，以及指令編碼等。3．內(nèi)存尋址范圍1K以上字節(jié)尋址方式： 寄存器直接尋址 寄存器間接尋址 直接尋址 立即數(shù)尋址4．可執(zhí)行從鍵盤(pán)上輸入的十進(jìn)制兩位數(shù)與兩位數(shù)加法程序并打印輸入的數(shù)據(jù)及結(jié)果或?qū)崿F(xiàn)兩數(shù)相加通過(guò)數(shù)碼管顯示結(jié)果。 2．掌握幾種尋址方式的控制執(zhí)行過(guò)程。1 較詳細(xì)的設(shè)計(jì)過(guò)程1 設(shè)計(jì)方案 3．了解多累加器計(jì)算機(jī)的特點(diǎn)。三、設(shè)計(jì)方案1．首先設(shè)計(jì)整機(jī)邏輯框圖，并分析各主要部件中所使用的關(guān)鍵器件，徹底理解主要芯片的工作原理。 ② 指令執(zhí)行流程 應(yīng)根據(jù)實(shí)驗(yàn)計(jì)算機(jī)整機(jī)邏輯圖來(lái)設(shè)計(jì)指令系統(tǒng)中每條指令的執(zhí)行流程。 3．微操作控制信號(hào)和微程序設(shè)計(jì)① 微操作控制信號(hào)及其實(shí)現(xiàn)方法綜合實(shí)驗(yàn)計(jì)算機(jī)指令系統(tǒng)各指令執(zhí)行流程中所涉及到的微操作控制信號(hào)，統(tǒng)計(jì)總共需要多少個(gè)微控制信號(hào)，每個(gè)信號(hào)的有效性，決定這些信號(hào)中哪些由軟件(微指令)直接產(chǎn)生，哪些需用硬件實(shí)現(xiàn)。為減少填寫(xiě)錯(cuò)誤，可邊把本條微指令用到的微碼(微操作控制信號(hào))按預(yù)定的有效性填入，檢查無(wú)誤后，再對(duì)本條微指令用不到的微碼(微操作控制信號(hào))填入與預(yù)定的有效性相反的代碼，核對(duì)無(wú)誤后，最后將這32位微碼縮寫(xiě)成8位十六進(jìn)制微指令。 較詳細(xì)的設(shè)計(jì)過(guò)程1． 先熟悉課程設(shè)計(jì)任務(wù)。1 存儲(chǔ)器的VHDL描述 首先利用開(kāi)關(guān)S0～S7設(shè)置一個(gè)8位的數(shù)據(jù)，用于寫(xiě)入內(nèi)存時(shí)使用。use 。 CO: in std_logic_vector(11 downto 0) )。beginmux = CO(9 downto 8)。process (WR,RD) VARIABLE TMP1,TMP2,TMP3,TMP4:std_logic_vector(7 downto 0)。139。 寫(xiě)入地址2號(hào) when others = TMP4 := CO(7 downto 0)。 and RD=39。 讀地址1號(hào) when 10 = CI(19 downto 12) = TMP3。end process。use 。entity jicunqi isport( CI: inout std_logic_vector(12 downto 0)。signal R0,R1,R2,R3,R4,R5,R6,R7:std_logic_vector(7 downto 0)。constant bz:std_logic_vector:=ZZZZZZZZ。range loop rep(i):=a。 beginDefine threestate ports U244A = CO(7 downto 0)。) else bz。event and WRE=39。 when 010=R2=DBB(7 downto 0)。 when 110=R6=DBB(7 downto 0)。 if (RDE39。 when 001 = U244B = R1。 when 101 = U244B = R5。end if。WRE = CO(11)。3 運(yùn)算器的VHDL描述 首先利用開(kāi)關(guān)S0～S7設(shè)置一個(gè)8位的數(shù)據(jù)，寄存在74LS244A，使開(kāi)關(guān)S13（U244AOE）為低電平，使寄存在74LS244中的數(shù)據(jù)向總線輸出。第三步，利用開(kāi)關(guān)S0～S7設(shè)置一個(gè)8位的數(shù)據(jù)，寄存在74LS244A，使開(kāi)關(guān)S13（U244AOE）為低電平，使寄存在74LS244中的數(shù)據(jù)向總線輸出。當(dāng)當(dāng)S16為S17為0時(shí)，控制74LS373中的數(shù)據(jù)送ALU的B端。 library IEEE。 Unment the following lines to use the declarations that are provided for instantiating Xilinx pri
黨政相關(guān)相關(guān)推薦
鄂ICP備17016276號(hào)-1