【正文】 PORT輸出信息 ] [SEVERITY級(jí)別 ]。 VHDL規(guī)定，每一個(gè)對(duì)信號(hào)進(jìn)行賦值的操作都將為該信號(hào)創(chuàng)建一個(gè)驅(qū)動(dòng)器，并且對(duì)信號(hào)的賦值將直接影響該驅(qū)動(dòng)器的值。 LIBRARY IEEE。 c:OUT STD_LOGIC)。 END ARCHITECTURE rtl。 例如：數(shù)組的長(zhǎng)度、標(biāo)量類型的最低限制等。HIGH —— 得到到數(shù)據(jù)類或子類區(qū)間的高端值； ?T39。 屬性名 LEFT表示標(biāo)量類或子類區(qū)間的左端 ， 它表示約束區(qū)間最左的入口點(diǎn) 。 當(dāng)數(shù)據(jù)類的區(qū)間用（ a TO b）來(lái)定義時(shí)，那么 ba,此時(shí)‘ LEFT屬性的值通常等于’ LOW的值； 當(dāng)數(shù)據(jù)類區(qū)間用（ b DOWNTO a）來(lái)定義時(shí)， ba,此時(shí)‘ LEFT屬性的值則與’ HIGH的屬性值相對(duì)應(yīng)。 SUBTYPE revers_tim IS tim RANGE month DOWNTO min。 得到 sec tim2=tim?RIGHT。 得到 month tim6=revers_tim?RIGHT。ASCENDING。 (month,day,hour,min) 2. 數(shù)組 類型數(shù)值屬性 一般數(shù)據(jù)的數(shù)值屬性有以下 2種： ?39。ASCENDING (n)——得到布爾量。 TYPE bit_strange IS ARRARY (10 TO 20) OF BIT。 len2=11 END PROCESS。 函數(shù)屬性有 3種： ? 離散 /物理類型的函數(shù)屬性 ? 數(shù)組類型的函數(shù)屬性 ? 信號(hào)的函數(shù)屬性 1. 離散 /物理類型的函數(shù)屬性 枚舉類型 、 整數(shù)類型和物理類型 數(shù)據(jù)類型屬性函數(shù)可以劃分為 6種屬性函數(shù)： ?39。PRED(x)——得到輸入 x值的前一個(gè)值； ?39。RIGHTOF(x)。 對(duì)于遞減區(qū)間來(lái)說(shuō)： 39。PRED(x)=39。 END t_time。PRED(day)——得到 hous。PRED(day)——得到 hous。LEFTOF(day)——得到 hous。LEFTOF(day)——得到 month。 x:=time39。PRED(y)要求提供比 sec更小的值，已超出了定義范圍。LEFT(n)——得到索引號(hào)為 n的區(qū)間的左端位置號(hào)。RIGHT(n)——得到索引號(hào)為 n的區(qū)間的右端位置號(hào)。LOW(n)——得到索引號(hào)為 n的區(qū)間的低端位置號(hào)。RIGHT(n) =39。RIGHT (n) =39。 得到 31 right_range:=bit_range?RIGHT。 PROCESS(a) IS TYPE bit_range IS ARRAY (0 TO 31) OF BIT。 得到 31 uprange:=bit_range?HIGH。 信號(hào)的值被重新賦值稱為信號(hào)被刷新。時(shí)，觸發(fā)器輸出信號(hào)在時(shí)鐘邊沿到來(lái)時(shí)翻轉(zhuǎn)，則認(rèn)為輸出信號(hào)發(fā)生了一個(gè)事件。 3. 信號(hào)的函數(shù)屬性 信號(hào)的函數(shù)屬性用來(lái)得到信號(hào)的行為信息。 ?s?LAST_ACTIVE——該屬性得到一個(gè)時(shí)間類型的值，即從信號(hào)的前一次被刷新到現(xiàn)在所經(jīng)過的時(shí)間。EVENT和 39。 q： OUT STD_LOGIC)。THEN q=d: END IF。EVENT AND clk=39。電平，而且時(shí)鐘脈沖剛剛從其他電平變?yōu)?39。039。那么該語(yǔ)句也同樣認(rèn)為出現(xiàn)了上升沿，顯然這種情況是錯(cuò)誤的。EVENT AND clk=39。039。039。LAST_EVENT可得到信號(hào)上各種事件發(fā)生以來(lái)所經(jīng)過的時(shí)間。 data ENTITY dff IS GENERIC (setup_time,hold_time:time:=5 ns)。EVENT AND clk=39。 END IF。LAST_EVENT將返回一個(gè)信號(hào) d自最近一次變化以來(lái)到現(xiàn)在 clk 事件發(fā)生時(shí)（ clk的上升沿）為止所經(jīng)過的時(shí)間。ACTIVE和 39。EVENT類似。 信號(hào)屬性 (Signal) 信號(hào)屬性用于產(chǎn)生一種特別的信號(hào)，這個(gè)特別的信號(hào)是以所加屬性的信號(hào)為基礎(chǔ)而形成的。其信號(hào)類型與該屬性所加的信號(hào)相同，即以屬性所加的信號(hào)為參考信號(hào)，經(jīng)括號(hào)內(nèi)的時(shí)間表達(dá)式所確定的時(shí)間延時(shí)后所得到的延遲信號(hào)。 ?s?TRANSACTION——該屬性可以建立一個(gè) BIT類型信號(hào)，當(dāng)屬性所加的信號(hào)刷新時(shí)， 得到的 信號(hào)的值發(fā)生翻轉(zhuǎn)。為實(shí)現(xiàn)同樣的功能，也可以用傳送延時(shí)賦值語(yǔ)句（ Transport delay）來(lái)實(shí)現(xiàn)。 inta=TRANSPORT a after 5 ns。 c:OUT STD_LOGIC)。 intb=TRANSPORT b after b_ipd。DELAYED(a_ipd) AND b39。STABLE 屬性 39。 USE 。 ARCHITECTURE pulse_gen OF pulse_gen IS BEGIN b=a39。STABLE 后面跟的括號(hào)中的時(shí)間值被說(shuō)明為 0 ns或者未加說(shuō)明，那么當(dāng)信號(hào) a發(fā)生改變時(shí)，輸出信號(hào) b在對(duì)應(yīng)的時(shí)間位置將產(chǎn)生 δ寬度的低電平。 q=c AND d。139。)) THEN …… END IF。) AND (clk39。 上述兩種情況都能檢測(cè)出上升沿，但是，在 39。另外，對(duì)新的信號(hào)來(lái)說(shuō)，是否需要該值都要求對(duì)其進(jìn)行刷新。STABLE相同的功能，但是兩者的區(qū)別在于，前者所加的信號(hào)只要被刷新，不管信號(hào)值是否發(fā)生改變，返回值為“假”。TRANSACTION將建立一個(gè)數(shù)據(jù)類型為 BIT的信號(hào)，當(dāng)屬性所加的信號(hào)每次從 39。發(fā)生改變時(shí)，就觸發(fā)該BIT信號(hào)翻轉(zhuǎn)。 SUBTYPE color_gun IS color RANGE red TO black。RIGHT。SUCC(green)。REVERSE_RANGE[(n)] 屬性 39。RANGE LOOP result:=result*2。 RETURN result。 ATTRIBUTE capacitance ： cap。用戶自定義的屬性主要用于從 VHDL到邏輯綜合及 ASIC的設(shè)計(jì)工具、動(dòng)態(tài)解析工具的數(shù)據(jù)的過渡。 在對(duì)要使用的屬性進(jìn)行說(shuō)明以后，接著就可以對(duì)數(shù)據(jù)類型、信號(hào)、變量、實(shí)體、構(gòu)造體、配置、子程序、元件、標(biāo)號(hào)進(jìn)行具體的描述。 . 用戶自定義的屬性 ATTRIBUTE 屬性名 ：數(shù)據(jù)類型名 /子類型名； ATTRIBUTE 屬性名 OF 目標(biāo)名：目標(biāo)集合 IS 表達(dá)式； ATTRIBUTE max_area ： REAL。 END IF。 FUNCTION vector_to_int(vect:STD_LOGIC_VECTOR) RETURN INTEGER IS VARIABLE result:INTEGER:=0。 ?a39。 a:=color_gun39。 BEGIN a:=color_gun39。 t39?；?39。 (4) 屬性 39。QUIET 屬性 39。這是因?yàn)閷傩?39。039。STABLE) AND (clk=39。LAST_VALUE=39。 IF( (clk39。 BEGIN c=NOT(a)。 END ARCHITECTURE pulse_gen。 b: OUT boolean)。屬性返回的值是一個(gè)布爾量。 END ARCHITECUTRE attr。 END ARCHITECTURE int_signals。 ARCHITECTURE int_signals OF and2 IS SIGNAL inta,intb:STD_LOGIC。 ENTITY and2 IS GENERIC (a_ipd,b_ipd,c_opd:TIME)。 在使用 39。DELAYED 屬性 39。STABLE[(time)] ——該屬性可建立一個(gè)布爾信號(hào)，在括號(hào)內(nèi)的時(shí)間表達(dá)式所說(shuō)明的時(shí)間內(nèi)，若參考信號(hào)沒有發(fā)生事件，則該屬性可得到“真”的結(jié)果。 信號(hào)類屬性有 4種： ?s39。LAST_ACTIVE返回一個(gè)時(shí)間值，與 39。屬性 39。ACTIVE 和 39。 END dff。 THEN ASSERT(d39。 q: OUT STD_LOGIC)。 （ 2） 屬性 39。 （ 2） 屬性 39。139。)AND (clk39。LAST_VALUE。但是原來(lái)的電平如果是 39。電平。THEN 該語(yǔ)句描述了一個(gè)時(shí)鐘脈沖的上升沿，上升沿的發(fā)生是由兩個(gè)條件約束的，即時(shí)鐘脈沖目前處于 39。 END ARCHITECTURE dff。EVENT AND clk=39。EVENT通常用于確定時(shí)鐘信號(hào)的邊沿，用它可以檢查信號(hào)是否處于某一個(gè)特殊值，以及信號(hào)是否剛好已發(fā)生變化。LAST_VALUE——該屬性得到信號(hào)的一個(gè)數(shù)值，即該值是信號(hào)最后一次改變以前的值。EVENT —— 如果在當(dāng)前仿真周期內(nèi)事件發(fā)生了， 屬性是一個(gè)為“真”的布爾量；否則為“假”； ?s?ACTIVE——如果在當(dāng)前仿真周期內(nèi)信號(hào)被刷新，屬性是 一個(gè)為“真”的布爾量，否則為“假”。039。 例如： JK觸發(fā)器當(dāng) J=K=39。 得到 0 END PROCESS。 BEGIN left_range:=bit_range?LEFT。 得到 31 lowrange:=bit_range?LOW。 VARIABLE left_range,right_range,uprange,lowrange:INTEGER。LEFT (n) =39。LEFT(n) =39。HIGH(n)——得到索引號(hào)為 n的區(qū)間的高端位置號(hào)。當(dāng) n 缺省時(shí)，就代表對(duì)一維區(qū)間進(jìn)行操作。在對(duì)數(shù)組的每一個(gè)元素進(jìn)行操作時(shí)，必須知道數(shù)組的區(qū)間。 第二個(gè)表達(dá)式將引起運(yùn)行錯(cuò)誤。 SUCC和39。RIGHTOF(hous)——得到 min。RIGHTOF(hous)——得到 day。SUCC(hous)——得到 day。SUCC(hous)——得到 day。 PACKAGE t_time IS TYPE time IS (sec,min,hous,day,month,year)。LEFTOF(x)。PRED(x)=39。RIGHTOF(x)——得到鄰接輸入 x值右邊的值； 對(duì)于遞增區(qū)間來(lái)說(shuō)： 39。VAL(x)——得到輸入位置序號(hào) x的值； ?39。 當(dāng)函數(shù)屬性以表達(dá)式形式使用時(shí) (例如 POS(x))， 首先應(yīng)指定一個(gè)輸入的自變量值 (如 x)， 函數(shù)調(diào)用后將得到一個(gè)返回值 。 BEGIN len1:=bit4’LENGTH。 標(biāo)量類型數(shù)值屬性的書寫格式為： 數(shù)組類型 39。當(dāng) n 缺省時(shí)，就代表對(duì)一維數(shù)組進(jìn)行操作。ASCENDING。 得到 month tim8=revers_tim?LOW。 得到 year tim4=tim?LOW。 SIGNAL tim9,tim10: BOOLEAN 。 TYPE tim IS (sec,min,hour,day,month,year)。 HIGH表示標(biāo)量類或子類區(qū)間的高端 ， 表示約束區(qū)間的最大值 。ASECNDING ——得到標(biāo)量類或子類是否為增區(qū)間，若按照升序定義，則得到 TURE，否則為 FALSE。LEFT —— 得到數(shù)據(jù)類或子類區(qū)間的最左端的值； ?T39。 數(shù)值屬性 （ Value） 數(shù)值屬性是由于該類屬性得到的結(jié)果為數(shù)值，因此命名為數(shù)值屬性。 ARCHITECTURE rtl OF multi_driver IS BEGIN c=a。 ENTITY muti_driver IS PORT(a: IN STD_LOGIC。 一個(gè)信號(hào)只能有一個(gè)驅(qū)動(dòng)源，因此同一信號(hào)不能用兩條或更多的并行信號(hào)賦值語(yǔ)句進(jìn)行賦值。如果 ASSERT語(yǔ)句在進(jìn)程或子程序中使用，則為順序 ASSERT語(yǔ)句。 ?SEVERITY后面跟的是錯(cuò)誤嚴(yán)重程度的級(jí)別。 ARCHITECTURE … BEGIN vector_to_int （ z， x_flag， q） ； …… END ARCHITECUTURE … 。 END ARCHITECTURRE beh。 ?一個(gè)并發(fā)信號(hào)代入語(yǔ)句實(shí)際上是一個(gè)進(jìn)程的縮寫； ARCHITECTURE beh OF a_var I