【正文】 預(yù)定義函數(shù)和庫文件。目前有很多格式的網(wǎng)表文件，最通用的是 EDIF 格式的網(wǎng)表文件， VHDL格式也可以用來描述電路網(wǎng)絡(luò)，即采用 VHDL 語法描述各級電路互聯(lián)，習(xí)慣上稱之為 VHDL網(wǎng)表。 目標(biāo)器件的編程和下載 如果編譯、綜合、布線適配和仿真等都沒有發(fā)現(xiàn)問題，就可以認(rèn)為該設(shè)計(jì)理論上已經(jīng)符合設(shè)計(jì)要求，然后由相應(yīng)的 CPLD/FPGA廠商提供的軟件將最終的下載文件通過編程器或者EDA 技術(shù)與 VHDL 程序開發(fā)基礎(chǔ)教程 ? 12 ? 下載電纜燒入目標(biāo)器件中，即 CPLD 或 FPGA。 硬件仿真和測試的目的，是盡可能在最真實(shí)的環(huán)境中檢驗(yàn) VHDL設(shè)計(jì)的運(yùn)行情況，尤其是針對不太規(guī)范甚至語義有歧義的 VHDL程序， VHDL 仿真器對程序 的映射和綜合器對程序的映射往往不一樣，這就有可能導(dǎo)致最終設(shè)計(jì)的失敗。下面分別對幾個(gè)比較常用的軟件進(jìn)行簡要的介紹，有興趣的讀者可以參見相關(guān)書籍或者軟件指導(dǎo)手冊。同時(shí)，它具有門級仿真器，可以進(jìn)行功能仿真和時(shí)序仿真，能夠產(chǎn)生精確的仿真結(jié)果。圖 17 給出了 Quartus II 的 GUI 界面。 HDL 綜合還可以使用其自己開發(fā)的 XST、 Synplicity的 Synplify/Synplify Pro 或 Mentor公司的 Leonardo Spectrum等第三方 EDA軟件。 ispDesignEXPERT 是該公司的第四代產(chǎn)品，同時(shí)它也是一套完整的 EDA 集成開發(fā)環(huán)境，可以支持原理圖輸入，包括 ABEL 語言在內(nèi)的可編程語言文本輸入以及混合輸入等輸入方式。近年來，由于 DSP 芯片的快速發(fā)展和廣泛應(yīng)用，有些 EDA 公司加大了對這方面工具的開發(fā)力度，并推出了支持 DSP 開發(fā)的軟件。 圖 111 System Generator 和 Matlab 聯(lián)合開發(fā) DSP 系統(tǒng) EDA 技術(shù)的學(xué)習(xí)重點(diǎn)和學(xué)習(xí)方法 作為一門發(fā)展迅速并有著廣闊前景的新技術(shù)， EDA涉及面廣，內(nèi)容豐富。 至于硬件描述語言，本書主要介紹 VHDL 的學(xué)習(xí)方法， Verilog 也大同小異。 EDA技術(shù)的學(xué)習(xí)方法 讀者在學(xué)習(xí) EDA技術(shù)的過程中首先接觸的就是 VHDL的基本編程，在這里應(yīng)該熟練掌握基本門電路、多路選擇器和狀態(tài)機(jī)的編寫；然后掌握配套 的 CPLD/FPGA開發(fā)軟件，通過實(shí)際的案例和應(yīng)用設(shè)計(jì)邊學(xué)邊用，理論和實(shí)踐相結(jié)合，最終成為一名出色的工程師。 思考和練習(xí) 填空 1. EDA的英文全稱是 。 第 1 章 EDA 概 述 ? 17 ? 5. 常用的設(shè)計(jì)輸入方式有 、 和 。 10. 常用的第三方 EDA工具軟件有 、 。 A. Quartus II B. ISE C. ispDesignEXPERT D. Syplify Pro 4. 下列幾種仿真中考慮了物理模型參數(shù)的仿真是 ( )。談?wù)勛约簩?EDA 技術(shù)的認(rèn)識。 7. 詳細(xì)描述 EDA設(shè)計(jì)的整個(gè)流程。 3. 什么是 SOC？什么是 SOPC？ 4. 對目標(biāo)器件為 CPLD/FPGA 的 VHDL 設(shè)計(jì)，主要有幾個(gè)步驟？每步的作用和結(jié)果分別是什么？ 5. 簡述 ASIC設(shè)計(jì)和 CPLD/FPGA設(shè)計(jì)的區(qū)別。 A. 輸入 → 綜合 → 布線 → 下載 → 仿真 B. 布線 → 仿真 → 下載 → 輸入 → 綜合 C. 輸入 → 綜合 → 布線 → 仿真 → 下載 D. 輸入 → 仿真 → 綜合 → 布線 → 下載 6. 下列編程語言中不屬于硬件描述語言的是 ( )。 A. CAD→ CAE→ EDA B. EDA→ CAD→ CAE C. EDA→ CAE→ CAD D. CAE→ CAD→ EDA 2. Altera 的第四代 EDA 集成開發(fā)環(huán)境為 ( )。 7. 邏輯綜合后生成的網(wǎng)表文件為 8. 布局布線主要完成 。 3. EDA技術(shù)的應(yīng)用可概括為 、 和 三個(gè)方向。了解這些知識對于設(shè)計(jì)的正確性、芯片資源利用的高效性以及設(shè)計(jì)效率的提高等有很大的幫助。 對于配套的軟件開發(fā)工具，讀者應(yīng)熟練掌握從源程序的編寫到具體的邏輯綜合、適配、仿真和下載驗(yàn)證各步驟的操作方法，能夠熟練地使用軟件提供的便捷工具，如 IP 核和嵌入式邏輯分析儀。 EDA技術(shù)的學(xué)習(xí)重點(diǎn) 從實(shí)用角度講，作者認(rèn)為 EDA 技術(shù)需要掌握四個(gè)方面，即： ● 可編程邏輯器件 ● 硬件描述語言 (VHDL或者 Verilog) ● 配 套的軟件工具 ● 實(shí)驗(yàn)開發(fā)系統(tǒng) 對于大規(guī)?？删幊踢壿嬈骷?，讀者需要了解其基本分類、結(jié)構(gòu)、工作原理和各家廠商的主流產(chǎn)品、性能指標(biāo)等參數(shù)，這樣可以確定最適合于目標(biāo)系統(tǒng)的器件。當(dāng)然， Xilinx 也有類似功能的工具 System Generator，它可以將建立的 DSP 系統(tǒng)抽象算法綜合成可靠的硬件系統(tǒng)。圖 110 給出了 ispLEVER的集成開發(fā)環(huán)境。圖 18和圖 19分別給出了 ISE 和 Modelsim集成開發(fā)環(huán)境。它提供給用戶從程序設(shè)計(jì)到綜合、布線、仿真和下載的全套解決方案，并且可以很方便地與其他 EDA 工具進(jìn)行銜接。其界面的友好和使用的便捷使其被譽(yù)為業(yè)界最宜使用的 EDA軟件。 MAX+Plus II提供了一個(gè)與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，易學(xué)易用。因而相對于純軟件的 VHDL 仿真器的映射結(jié)果會(huì)有一些細(xì)微的不同，當(dāng)然還有很多其他的因素也會(huì)導(dǎo)致兩者映射結(jié)果的不同，這些不一致可能導(dǎo)致系統(tǒng)性能的下降甚至功能的失效，所以一定要進(jìn)行 VHDL的硬件仿真和硬件測試。但如果是針對 ASIC設(shè)計(jì)，在通過了上述的仿真過程后還要進(jìn)行后仿真，即加入了針對特定工藝庫中標(biāo)準(zhǔn)器件模型的參數(shù)信息，如延時(shí)等，再對綜合所得的電路進(jìn)行仿真驗(yàn)證，看最終的電路是否符合設(shè)計(jì)要求。時(shí)序仿真則是比較接近真實(shí)器件運(yùn)行的仿真，在 仿真過程中已經(jīng)對器件的物理模型參數(shù)作了恰當(dāng)?shù)目紤]，所以仿真精度要高得多。 VHDL 仿真器利用 此文件進(jìn)行功能仿真，其仿真結(jié)果與門級仿真器所作的功能仿真結(jié)果基本一致。 工程設(shè)計(jì)的仿真 在整個(gè)數(shù)字系統(tǒng)的工程設(shè)計(jì)中通常要經(jīng)過很多仿真。當(dāng)適配完成后，EDA軟件可以利用適配所產(chǎn)生的仿真文件進(jìn)行精確的時(shí)序仿真。換句話說，就是這類語句無法在硬件系統(tǒng)中實(shí)現(xiàn)。 通過前面的介紹，讀者應(yīng)該可以理解綜合器的功能，即將 HDL 語言針對硬件結(jié)構(gòu)進(jìn)行編譯、綜合、優(yōu)化和轉(zhuǎn)換，最終獲得電路的門級甚至更底層的描述文件，形成一個(gè)用作中間銜接的網(wǎng)表文件。但很多使用可編程語言的工程師并不能很好地理解 VHDL是如何轉(zhuǎn)化成可實(shí)現(xiàn)的硬件電路的，從而編寫出很多使用軟件工程思想的代碼，這種設(shè)計(jì)不是不能綜合成實(shí)際的硬件電路就是效率極其低 下，功耗面積等性能指標(biāo)均不理想。圖 16 更加具體地描述了 VHDL 開發(fā) FPGA/CPLD 電子系統(tǒng)的流程。 2. 常用的輸入方法 常用的輸入方法有三種，其 中原理圖輸入和文本輸入為大多數(shù) EDA 設(shè)計(jì)軟件所支持；狀態(tài)機(jī)輸入方式比較有創(chuàng)意， EDA 軟件可以直接將狀態(tài)圖自動(dòng)轉(zhuǎn)變成可編譯下載的 VHDL程序，大大簡化了狀態(tài)機(jī)設(shè)計(jì)的步驟，非常流行。值得注意的是，在設(shè)計(jì)過程中和設(shè)計(jì)完成后還要進(jìn)行大量的“仿真測試”，尤其是 比較復(fù)雜且龐大的系統(tǒng)，其測試向量將會(huì)變得非常大，這樣就會(huì)導(dǎo)致測試時(shí)間過長，工作量很可能超過一個(gè)人年。舉一個(gè)簡單的例子，假如有一棟樓房需要建造。這些特性使它的發(fā)展前景一片光明。圖 15 給出了一個(gè) CPLD/FPGA的簡要設(shè)計(jì)流程，可以看出，對工程師而言其工序相對于 ASIC設(shè)計(jì)有明顯的減少。 邏 輯