課程設(shè)計--多功能數(shù)字鐘電路設(shè)計-其他專業(yè)(文件)
【正文】 8 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 20 頁 439。d4:leds1=739。b1101101。 439。d8:leds1=739。b1101111。 end end endmodule 08 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 21 頁 數(shù)碼管仿真源文件： 圖 16 數(shù)碼管仿真源文件 說明：只輸入了一組值 13 時 43 分 12 秒 08 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 22 頁 仿真輸出文件： 圖 17 數(shù)碼管仿真文件 說明：從圖中可以看出 八個數(shù)碼管對應(yīng)的值?？刂破魅齻€變量就是用來存儲三個按鍵的值，還有就是控制閃爍。 解決方案 :如果結(jié)果正確 ,無須加以修正 ,如果不想看到這個警告 ,可以改變設(shè)定的位數(shù) 。主要是指你的某些管腳在電路當(dāng)中起到了時鐘管腳的作用 ,比如 flipflop 的 clk 管腳 ,而此管腳沒有時鐘 約束 ,因此 QuartusII 把“ clk”作為未定義的時鐘。最好是輸入時鐘作為驅(qū)動邏輯。 (10268): Verilog HDL information at (63): Always Construct contains both blocking and nonblocking assignments 原因 : 一個 always 模塊中同時有阻塞和非阻塞的賦值 08 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 24 頁 解決方案：最好是全部用阻塞賦值，或者全是非阻塞賦值。計數(shù)器的邏輯驅(qū)動是 1 赫茲。如果分鐘是 59，就把分鐘歸 0 并判斷小時。如果 s2 按下，分鐘加 1。需要注意的是按按鍵時小時加 1 不能超過 23，分鐘加 1 不能超過 59，復(fù)位時秒數(shù)不能走。這樣，程序的輸出變?yōu)闊?led、小時十位、小時個位、 分鐘十位、分鐘個位、秒數(shù)十位、秒數(shù)個位，看波形就可以看到小時、分鐘、秒數(shù)、小燈的運行過程。第二是燈閃爍時間太早，我把時間調(diào)整后，波形正常。這一部分也還可以。第二，燈閃爍是是 54 秒，說明我之前調(diào)整的是錯的，我又把它調(diào)回去，再下載就正確了。 : Toplevel design entity kongzhi is undefined 原因： module 后的模塊名與工程名不同，若只是對 verilog 文件進(jìn)行編譯，可以將模 塊名與工程名與 verilog文件名改為一樣的。 (10028): Can39。 expecting ), or ?, or binary operator, Error (10112): Ignored module kongzhi at (1) due to previous errors 原因：雙擊后顯示那一條語句，在那條語句中缺少了一個 end，或者是 ()的一邊，或者是 if 的判斷語句少了個 =號，或者是少了其他部分。 (10206): Verilog HDL Module Declaration error at (2): top module port t1 is not found in the port list 原因： t1 端口在列表中未定義。 : Net gdfx_temp0, which fans out to xianshi:inst2|clkout2, cannot be assigned more than one value 原因：框圖中輸入端口只能有一條連線，一個輸入端口或一個其他端口與其相連。 使用 verilog編程，練習(xí)很重要。這次實習(xí)時就有好多程序把時分秒分為十位和個位再進(jìn)行操作，費時費力出錯還很難改。仿真有兩種方式，一是分別對每個模塊進(jìn)行仿真，另一種是先把前幾部分連起來一起進(jìn)行仿真，仿真完再連一個模塊 進(jìn)行仿真。很多錯誤都是邏輯錯誤導(dǎo)致的。老師也可以在理論課上講一下別人曾經(jīng)犯過的錯誤，我們就可以少走彎路。然后就是設(shè)計模塊的時候要有一個總的計劃，列出各個條件的優(yōu)先級，各個語句執(zhí)行的優(yōu)先級，要輸入哪些信號。最后一天的時候08 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 26 頁 下載器前就擠滿了人。 。 。我仿真時是先把前三個模塊放在一塊，這樣輸出共有 7個端口，輸出結(jié)果很容易讀出。這樣效率很低。 。 。實習(xí)剛開始時很多人對 verilog 還很生疏，怎么建工程都不知道，基本上是問一步做一步?？梢宰屇憧吹秸麄€程序的運行情況。 ，不設(shè)置位數(shù)時默認(rèn) 1 位。 。 : Illegal name s2 pin name already exists 原因： s2 端口已經(jīng)定義過，是 s[2:0]就包含 s0， s1， s2 三個端口，如果其他端口名字再命名為這三個名的話，就會出錯。 (10231): Verilog HDL error at (10): value cannot be assigned to input clkout1 原因：輸入端口不能賦值，不能對其進(jìn)行任何更改。 expecting an identifier, or endmodule, or a parallel statement 08 級自動化專業(yè)數(shù)字電子技術(shù)課程設(shè)計報告 第 25 頁 原因：在模塊的最后缺少了一個 endmodule。也就是說，每一個變量只能有一個觸發(fā)電平。 (10137): Verilog HDL Procedural Assignment error at (15): illegal Procedural Assignment to nonregister data type led 原因：未把 led 賦給 reg 類型就在過程賦值語句中對其進(jìn)行賦值。 原因：未打開工程。下載時除了兩個問題：第一，數(shù)碼管顯示的是倒的，時分秒都倒了。顯示模塊采用掃描方式給數(shù)碼管輸出，因此是 1千赫茲驅(qū)動。原因是我給它們賦了 6 位的值，如果不加限制，它們在運行時都可以達(dá)到 63。 第三 部分編寫好之后，就還差一個顯示模塊。 5．如果是 59 分，在秒數(shù)為 55 到 59 之間讓燈以 1Hz 閃爍。如果小時是 23，就讓小時歸 0。如果是 59秒，就讓秒數(shù)歸 0 并判斷分鐘。 第一天下午編寫計數(shù)器。t analyze file file is missing 原因 :試圖編譯一個不存在的文件 ,該文件可能被改名或者刪除了。 contains number input pin(s) that do not drive logic 原因 :輸入引腳沒有驅(qū)動邏輯 (驅(qū)動其他引腳 ),所有的輸入引腳需要有輸入邏輯。 解決方案 :有時候定義了輸出端口 ,但輸出端直接賦‘ 0’ ,便會被接地 ,賦‘ 1’接電源。 警告 HDL assignment warning at location: truncated with size number to match size of target (number 原因 :在 HDL設(shè)計中對目標(biāo)的位數(shù)進(jìn)行了設(shè)定 ,如 :reg[4:0] a。 第
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1