【正文】 ncludes hardware keyboard control module, module and measurement module keyboard module of six keys choice, it not only pletes the functional test frequency but also pletes the cycle, pulse width, duty cycle measurement function of choice。 Cymometer。 傳統(tǒng)的數(shù)字頻率計(jì)一般由分離元件搭接而成，其測量范圍、測量精度和測量速度都受到很大的限制。此外，系統(tǒng)芯片（ SCO）的發(fā)展也要求其包含頻率測量的功能，所以用 FPGA實(shí)現(xiàn)數(shù)字頻率計(jì)也是實(shí)現(xiàn)系統(tǒng)芯片的前提條件。 以 MSC51 系列單片機(jī)為核心的頻率計(jì)設(shè)計(jì)，較分離元件搭接而成的頻率計(jì)改善了性能、提高了可靠性，并可以采用軟件實(shí) 現(xiàn)各種頻率測量方法 [3]。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。 論文 所做的工作與研究內(nèi)容 隨著 EDA（ Electronics Design Automation）技術(shù)的發(fā)展和可編程邏輯器件的廣泛應(yīng)用，傳統(tǒng)的自下而上的數(shù)字 電路設(shè)計(jì)方法、工具、器件已遠(yuǎn)遠(yuǎn)落后于當(dāng)今技術(shù)的發(fā)展。等精度測量方法不但具有較高的精度，而且在整個(gè)頻率域保持恒定的測量精度。在 FPGA 和單片機(jī)的基礎(chǔ)上采用等精度的測量方法，實(shí)現(xiàn)了高精度的頻率、周期、脈寬和占空比的測量。 本文分 6 章介紹了基于 FPGA 和單片機(jī)的等精度數(shù)字頻率計(jì)的設(shè)計(jì)原理、設(shè)計(jì)方法、開發(fā)步驟，并且對頻率計(jì)的測量結(jié)果和實(shí)際輸入頻率進(jìn)行比較，分析了本設(shè)計(jì)影響測量精度的主要因素。 ⑵ 組合法 直接測量周期法在低頻段精度高。可以把頻率測量范圍分為多個(gè)頻段，使用倍頻技術(shù)，根據(jù)頻段設(shè)置倍頻系數(shù)將經(jīng)整形的低頻信號進(jìn)行倍頻后進(jìn)行測量，高頻段則進(jìn)行直接測量。 本課題測頻原理為等精度測頻原理 [5]，下面就等精度測頻原理進(jìn)行具體敘述。 BZH 和 TF 模塊是兩個(gè)可控的 32位高速計(jì)數(shù)器， BENA 和 ENA 分別是它們的計(jì)數(shù)允許信號端，高電平有效。 然后由單片機(jī)發(fā)出允許測頻命令，即令預(yù)置門控信號 CL為高電平，這時(shí) D 觸發(fā)器要一直等到被測信號的上升沿通過時(shí) Q 端才被置 1，與此同時(shí)，將同時(shí)啟動計(jì)數(shù)器 BZH和 TF，進(jìn)入“計(jì)數(shù)允許周期”。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 7 等精度數(shù)字頻率計(jì)的設(shè)計(jì)方法 電子系統(tǒng)的設(shè)計(jì)方法 現(xiàn)代電子系統(tǒng)一般由模擬子系統(tǒng)、數(shù)字子系統(tǒng)和微處理器子系統(tǒng)三大部分組成。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。 固 定 功 能 元 件電 子 系 統(tǒng)電 路 板 的 設(shè) 計(jì)電 子 系 統(tǒng)芯 片 設(shè) 計(jì)可 編 程 器 件 圖 22（ a）傳統(tǒng)設(shè)計(jì)方法 （ b）基于芯片設(shè)計(jì)方法 可編程邏輯器件和 EDA 技術(shù)給今天的硬件系統(tǒng)設(shè)計(jì)者提供了強(qiáng)有力的工具，使得電子系統(tǒng)的設(shè)計(jì)方法發(fā)生了質(zhì)的變化。由于將多功能 8 位CPU 和快閃存儲器組合在單個(gè)芯片中， ATMEL 的 AT89C51 是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。在快閃編程時(shí)， P0 口輸入，當(dāng)快閃進(jìn)行校驗(yàn)時(shí)， P0 口輸出，此時(shí) P0 外部必須被拉至高電平。 P2 口： P2 口是一個(gè)內(nèi)部提供上拉電阻的 8 位雙向 I/0 口， P2 口緩沖器可驅(qū)動 4 個(gè)TTL 門電流，當(dāng) P2 口被寫‘ 1 ’時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。 P3 口： P3 口管腳是八個(gè)帶內(nèi)部上拉電阻的雙向 I/O 口，可驅(qū)動 4 個(gè) TTL 門電流。 RST: 復(fù)位輸入。在由外部程序存儲器取指期間，每個(gè)機(jī)器周期兩次 PSEN 有效。注意加密方式為 1 時(shí)， 將內(nèi)部鎖定為 RESET；當(dāng) 端保持高電平時(shí)，將從內(nèi)部程序存儲器讀取指令碼，只有當(dāng)程序計(jì)數(shù)器 PC 大于內(nèi)部程序存儲器地址空間時(shí)，才從外部程序存儲器讀取指令碼，因此內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 11 在沒有內(nèi)部 ROM 或不適用內(nèi)部 ROM 的系統(tǒng)中， /VPP 引腳一律接地。該反向放大器可以配置為片內(nèi)振蕩器。 ⑷ 芯片擦除： 整個(gè) EPROM 陣列和三個(gè)鎖定位的電擦除可通過正確的控制信號組合，并保持 ALE管腳處于低電平 10ms 來完成。但 RAM、定時(shí)器、計(jì)數(shù)器、串口和中斷系統(tǒng)仍在工作。大規(guī)?？删幊踢壿嬈骷?CPLD 和 FPGA 是當(dāng)今應(yīng)用最廣泛的兩類可編程專用集成電路（ ASIC）。目前常用的可編程邏輯器件從結(jié)構(gòu)上可劃分為兩大類： CPLD 和現(xiàn)場可編程門陣列 FPGA。其中 FPGA 的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。 FLEX(Flexibl Logic Element Matrix)10K 系列芯片是 ALTERA 公司新近推出的 PLD產(chǎn)品。 本測頻系統(tǒng)選用 FPGA 器件是 Alter 公司所生產(chǎn)的 FLEX10KEPF1020RC(2084)。 FLEX10K 還具有多個(gè)低失真時(shí)鐘，以及時(shí)鐘鎖定和時(shí)鐘自舉鎖相環(huán)電路，內(nèi)部三態(tài)總線等特性。 ⑷ 靈活的內(nèi)部連接 快速通道連續(xù)式布線結(jié)構(gòu)帶來快速可預(yù)測的連線延時(shí)；具有可以用來實(shí)現(xiàn)快速加法器、計(jì)數(shù)器和比 較器的專用位鏈；具有實(shí)現(xiàn)告訴 、多輸入邏輯函數(shù)專用級連鏈；模仿三態(tài)功能可以是內(nèi)部三態(tài)總線； 6 個(gè)全局時(shí)鐘信號和 4 個(gè)全局清除信號。 ⑻ 具有良好的軟件設(shè)計(jì)支持和布局布線的能力。它具有的強(qiáng)大功能能夠極大地減輕設(shè)計(jì)者的負(fù)擔(dān)，是設(shè)計(jì)者可以快速的完成所需的設(shè)計(jì)。當(dāng)前 MAX+plusⅡ軟件提供與多種第三方 EDA 工具的接口。 ⑷ 完全集成化。 MAX+plusⅡ支持多種 HDL 的設(shè)計(jì)輸入，包括標(biāo)準(zhǔn)的 VHDL、VerilogHDL 以及 Altera 公司自己開發(fā)的硬件描述語言 AHDL。而 針對 8051的 C語 言日 趨 成熟，成 為 了 專業(yè) 化的 實(shí) 用高 級語 言 。 C51與 ASM51相比，有如下 優(yōu) 點(diǎn)： 1. 對單 片機(jī)的指令系 統(tǒng) 不要求了解， 僅 要求 對 8051 的存 貯 器 結(jié)構(gòu) 有初步了解； 2. 寄存器分配、不同存 貯 器的 尋 址及 數(shù) 據(jù) 類 型等 細(xì)節(jié) 可由 編譯 器管理； 3. 程序有 規(guī) 范的 結(jié)構(gòu) ，可分成不同的函 數(shù) ， 這種 方式可使程序 結(jié)構(gòu) 化； 4. 具有 將 可 變 的 選擇與 特殊操作 組 合在一起的能力，改善了程序的可 讀 性； 5. 提供的 庫 包含 許 多 標(biāo) 準(zhǔn)子程序，具有 較 強(qiáng)的 數(shù) 據(jù) 處 理能力； 6. 由于具有方便的模 塊 化 編 程技 術(shù) ，使已 編 好程序可容易地移植 ； Keil C51 181。Vision2 for WindowsTM：是一個(gè)集成開發(fā)環(huán)境，它將項(xiàng)目管理、源代碼編輯和程序調(diào)試等組合在一個(gè)功能強(qiáng)大的環(huán)境中； ? C51國際標(biāo)準(zhǔn)化 C交叉編譯器：從 C源代碼產(chǎn)生可重定位的目標(biāo)模塊； ? A51宏匯編器：從 80C51匯編源代碼產(chǎn)生可重定位的目標(biāo)模塊； ? BL51連接 /定位器：組合由 C51和 A51產(chǎn)生的可重定位的目標(biāo)模塊，生成絕對目標(biāo)模塊； ? LIB51庫管理器：從目標(biāo)模塊生成鏈接器可以使用的庫文件； ? OH51目標(biāo)文件 至 HEX格式的轉(zhuǎn)換器：從絕對目標(biāo)模塊生成 Intel HEX文件； ? RTX－ 51實(shí)時(shí)操作系統(tǒng)：簡化了復(fù)雜的實(shí)時(shí)應(yīng)用軟件項(xiàng)目的設(shè)計(jì)。 VHDL 語言是 IEEE 標(biāo)準(zhǔn)化的硬件描述語言，并且已經(jīng)成為系統(tǒng)描述的國際公認(rèn)標(biāo)準(zhǔn)。 ⑵ 獨(dú)立于器 件的設(shè)計(jì)。 ⑸ 易于 ASIC 移植。 盡管 VHDL 語言作為 IEEE 的工業(yè)標(biāo)準(zhǔn)具有許多其它硬件 描述語言所不具有的主要優(yōu)勢，同時(shí)他也存在著一些不足之處。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 18 第四章 硬件電路設(shè)計(jì) 系統(tǒng)組成 本設(shè)計(jì)的核心部件為 AT89C51 單片機(jī)和現(xiàn)場可編程芯片 FPGA，所有 信號包括標(biāo) 準(zhǔn)頻率信號，被測信號，自校信號均可在 AT89C51 單片機(jī)的控制下送到 FPGA 芯片中，單片機(jī)將每次測試結(jié)果讀入內(nèi)存 RAM 中，經(jīng)運(yùn)算處理后，由 RXD 口以 BCD 碼的形式送入數(shù)碼 管顯示電路顯示。等精度測頻框圖如圖 所示。沒有按鍵按下時(shí)，鍵盤譯碼電路的 ky為高電平；當(dāng)有按鍵按下時(shí)，鍵盤掃描譯碼電路在確定不是干擾后， ky引腳變?yōu)榈碗娖?，向單片機(jī)發(fā)出中斷請求讀取鍵值，當(dāng)按鍵撤銷后，ky恢復(fù)高電平。 kkkkkkky5kyky4ky3ky2k2ky1k1ky0k0P1鍵盤譯碼電路VCCINT0 圖 鍵盤接口電 路 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 20 顯示電路 LED 顯示模塊 發(fā)光二極管 LED 是一種通電后能發(fā)光的半導(dǎo)體器件，其導(dǎo)電性質(zhì)與普通二極管類似。它使用了 8個(gè) LED 發(fā)光二極管，其中 7 個(gè)用于顯示字符， 1 個(gè)用于顯示小數(shù)點(diǎn)。 （ 2）共陰極接法。 在本設(shè)計(jì)中所采用的是共陰極 接法的 LED 數(shù)碼顯示器，其引腳排列如圖 所示： 圖 LED 數(shù)碼顯示管示意圖 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 21 顯示模塊 LED 數(shù)碼管顯示電路采用八片首尾相連的 74LS164 鎖存器和 8個(gè) LED 數(shù)碼管顯示測試結(jié)果。每一個(gè)時(shí)鐘信號的上升沿加到CLK 端時(shí)，移位寄存器移一位， 8 個(gè)時(shí)鐘脈沖過后， 8位二進(jìn)制數(shù) 全部移入 74LS164 中。表 41 是七段數(shù)碼管可以顯示的字符。其中管腳 Spul 為脈寬和測頻 /測周期的選擇輸入信號，由單片機(jī)根據(jù)需要發(fā)出。同時(shí) START 引腳變?yōu)榈碗娖接靡酝ㄖ獑纹瑱C(jī)計(jì)數(shù)結(jié)束。 As 為自校與測頻選擇，接單片機(jī)的 引腳， FX 接標(biāo)準(zhǔn)頻率輸入， FS 接被測頻率輸入。 測頻與自校選擇電路波形圖如圖 所示。 M U X6 4 8QDC L RB Z HB E N AB C L KC L RB Z Q [ 3 1 . . 0 ]T FE N AT C L KC L RT Z Q [ 3 1 . . 0 ]B C L KC LT C L KC L Rs e l 2 ~ s e l 0E N AS T A R Td a t a 7 ~ d a t a 033 23 28 圖 等精度測頻原理圖 當(dāng)系統(tǒng)開始測量被測信號的頻率時(shí)，首先由單片機(jī)將 CLR 端置為高電平，完成測試電路的初始化。 設(shè)標(biāo)準(zhǔn)信號的頻率為 Fs,被測信號的頻率為 Fx，在一次預(yù)置門控時(shí)間內(nèi)，對被測信號的計(jì)數(shù)器為 Nx，對標(biāo)準(zhǔn)信號的計(jì)數(shù)值為 Ns，則下式成立： FsFx NxNs?? (41) 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 27 兩計(jì)數(shù)器的計(jì)數(shù) 周期總是等于被測信號 TCLK 周期 的整數(shù)倍，這是確保 TCLK 在任何頻率下 測頻結(jié)果 都能 保持恒定精度的關(guān)鍵。 圖 測頻模塊的波形圖 脈寬控制電路 脈寬控制電路原理圖如圖 所示。 CLR 為低電平時(shí)，輸出 PL 為低電平， CL與 SPUL 聯(lián)合控制實(shí)現(xiàn)其功能。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 28 圖 脈寬控制電路原理圖 脈寬控制電路波形圖如圖 所示，其中 1 引腳始終為高電平，當(dāng) CL為高電平時(shí)，PL 引腳輸出寬度 TCLK 高（正）脈沖寬度的脈沖； CL為低電平時(shí)， PL 輸出寬度為 TCLK低（負(fù)）脈沖寬度的脈沖。當(dāng)復(fù)位信號 RESET 為高電平時(shí)，每當(dāng)時(shí)鐘輸入CLK 有一個(gè)上升沿時(shí)，輸出端 Q 便轉(zhuǎn)換為與輸入信號 D 相同的邏輯值，輸出端 Qb 的值始終與 Q 端相反。計(jì)數(shù)器是以二進(jìn)制數(shù)據(jù)的形式計(jì)數(shù)，由于標(biāo)準(zhǔn)頻率信號的頻率為 40MHz，為了提高測量精度，因此將計(jì)數(shù)器的位數(shù)設(shè)為 32 位。 32 位計(jì)數(shù)器工作波形圖如圖 所示： 圖 32 位計(jì)數(shù)器工作波形圖 32 位計(jì)數(shù)器的邏輯符號如圖 所示： 圖 32 位計(jì)數(shù)器的邏輯符號 32 位計(jì)數(shù)器的硬件描述語言 VHDL 語言描述見附錄 C(2)。 MUX21 選擇器 MUX21 選擇器芯片的功能是在選擇信號 S 的控制下輸出端 Z 輸出不同的信號。 MUX648 多路選擇器的作用就是將兩個(gè)計(jì)數(shù)器的 64 位計(jì)數(shù)值暫時(shí)存儲，然后在單片機(jī)發(fā) 出的選擇信號sel2~sel0 的控制下分 8 次將計(jì)數(shù)值讀入。 CLR 信號為低電平時(shí)，計(jì)數(shù)器的值清零。 內(nèi)蒙古科技大學(xué)畢業(yè)設(shè)計(jì) 說明書（畢業(yè) 論文 ） 30 32 位計(jì)數(shù)器 計(jì)數(shù)器就是指能夠記憶時(shí)鐘信號脈沖個(gè)數(shù)的時(shí)序邏輯電路，它是數(shù)字電路 中