【正文】 L 程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。綜合器的功能就是將設(shè)計(jì)者在 EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng) 項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。 課程設(shè)計(jì) 的內(nèi)容 本次課程設(shè)計(jì) 成功地 設(shè)計(jì) 了 一個(gè)簡單的數(shù)字電子密碼鎖，密碼為 4 位。當(dāng)然，密碼又不能太復(fù)雜，太復(fù)雜了可能自己都糊涂了，或者輸入密碼操作成功率低，造成使用不便。本制作是針對(duì)這些電路而設(shè)計(jì)的，將以往的以單片機(jī)實(shí)現(xiàn)設(shè)計(jì)改為可編程器件 FPGA 利用 VHDL 編程實(shí)現(xiàn) 電子密碼鎖的設(shè)計(jì)。 基于 VHDL 語 言的電子密碼鎖已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，用于各類保險(xiǎn)柜、房門、防盜門等等。它在工作環(huán)境安全、人事考勤管理等行政管理工作中發(fā)揮著巨大的作用。 基于 VHDL語言的電子密碼鎖是新型現(xiàn)代化安全管理系統(tǒng)，它集微機(jī)自動(dòng)識(shí)別技術(shù)和現(xiàn)代安全管理措施為一體，它涉及電子，機(jī)械，計(jì)算機(jī)技術(shù)，通訊技術(shù)，生物技術(shù)等諸多新技術(shù)。 （ 2）密碼鎖控制電路包括按鍵數(shù)據(jù)的緩沖存儲(chǔ)電路，密碼的清除、變更、存儲(chǔ)、激活電鎖電路（寄存器清除信號(hào)發(fā)生電路），密碼核對(duì)（數(shù)值比較電路），解鎖電路（開／關(guān)門鎖電路） 等幾個(gè)小的功能電路。 EDA 技術(shù)設(shè)計(jì)電子系統(tǒng)具有用軟件的方式設(shè)計(jì)硬件 ； 設(shè)計(jì)過程中可用有關(guān)軟件進(jìn)行各種仿真 ， 系統(tǒng)可現(xiàn)場編程 、 在線升級(jí) ， 整個(gè)系統(tǒng)可集成在一個(gè)芯片上等特點(diǎn) ； 不但設(shè)計(jì)周期短 、 設(shè)計(jì)成本低 ， 而且將提高產(chǎn)品或設(shè)備的性能 ， 縮小產(chǎn)品體積 、 提高產(chǎn)品的技術(shù)含量 ， 提高產(chǎn)品的附加值 。目前設(shè)計(jì)密碼鎖的方法很多 ,例如用傳統(tǒng)的 PCB 板設(shè)計(jì)、 用 PLC 設(shè)計(jì)或者用單片機(jī)設(shè)計(jì)。而用 V HDL 可以更加快速、 靈活地設(shè)計(jì)出符合各種要求的密碼鎖 ,優(yōu)于其他設(shè)計(jì)方法 ,使設(shè)計(jì)過程達(dá)到高度自動(dòng)化。 用 VHDL 設(shè)計(jì)電子密碼鎖方案 ： 作為通用電子密碼鎖，主要由 3 個(gè)部分組成：數(shù)字密碼輸入電路、密碼鎖控制電路 和密碼鎖顯示電路，作為電子密碼鎖的輸入電路。 （ 3）七段數(shù)碼管顯示電路主要將待顯示數(shù)據(jù)的 BCD 碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼。它是解決重要部門出入口實(shí)現(xiàn)安全防范管理的有效措施，適用各種場合，如銀行、賓館、機(jī)房、軍械庫、機(jī)要室、辦公間、智能化小區(qū)、工廠、家庭等。在該系統(tǒng)的基礎(chǔ)上增加相應(yīng)的輔助設(shè)備可以進(jìn)行電梯控制、車輛進(jìn)出控制，物業(yè)消防監(jiān)控、餐飲收費(fèi)、私家車庫管理等，真正實(shí)現(xiàn)區(qū)域內(nèi)一卡智能管理。用電子密碼鎖代替?zhèn)鹘y(tǒng)的機(jī)械式密碼鎖，克服了機(jī)械式密碼鎖密碼量少、安全性能差的缺點(diǎn)。這種設(shè)計(jì)移動(dòng)方便。彭勝 《 基于 VHDL 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 3 頁 共 32 頁 因此，為了發(fā)揚(yáng)優(yōu)點(diǎn)、克服弱點(diǎn)，本設(shè)計(jì)采用 “任意設(shè)定數(shù)字密碼 ”技術(shù)使得被授權(quán)人可以根據(jù)自己的需要或喜好設(shè)定密碼，常用常新，在輸入密碼的過程中，當(dāng)用戶鍵入錯(cuò)誤密碼時(shí)，系統(tǒng)就會(huì)報(bào)警，由揚(yáng)聲器發(fā)出 5 秒報(bào)警聲，當(dāng)連續(xù)三次出現(xiàn)密碼錯(cuò)誤時(shí)，則系統(tǒng)會(huì)長時(shí)間報(bào)警不止，這時(shí)必須按復(fù)位方可停止。 將電子密碼鎖分為以下幾個(gè)模塊： 方波生成模塊、消抖同步模塊、密碼鎖邏輯控制模塊和密碼鎖顯示模塊， 實(shí)現(xiàn)了 以下功能： (1)密碼輸入：每按下一個(gè)鍵，要求在數(shù)碼管上顯示，并依次左移； (2)密碼清除：清除密碼輸入，并將輸入置為 ”8888”； (3)密 碼修改：將當(dāng)前輸入設(shè)為新的密碼； (4)上鎖和開鎖 彭勝 《 基于 VHDL 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 4 頁 共 32 頁 2 EDA、 VHDL簡介 EDA簡介 EDA 是電子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）縮寫，是 90 年代初從 CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、 CAM（計(jì)算機(jī)輔助制造）、 CAT（計(jì)算機(jī)輔助測試）和 CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來的。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來。適配所選定的目標(biāo)器件（ FPGA/CPLD 芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。目前，就 FPGA/CPLD 開發(fā)來說，比較常用和流行的 HDL 主要有 ABELHDL、 AHDL 和 VHDL。 VHDL 支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測試 ,以及硬件設(shè)計(jì)數(shù)據(jù)的交換、維護(hù)、修改和硬件的實(shí)現(xiàn) ,具有描述能力強(qiáng)、生命周期長、支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用等優(yōu)點(diǎn) [13]。可以先對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì) ,按功能劃分成若干單元模塊 ,然后對(duì)每個(gè)單元模塊進(jìn)一步細(xì)分 ,直到簡單實(shí)現(xiàn)的單元電路。具體說明如下：（ 1）實(shí)體（ ENTITY） 程序是設(shè)計(jì)的基本模塊和初級(jí)單元 ,在分層設(shè)計(jì)中 ,頂層有頂層實(shí)體 ,含在頂層實(shí)體中的較低層的描述為底層實(shí)體 .配置把頂層實(shí)體和底層實(shí)體連接起來 .實(shí)體說明語句僅對(duì)本實(shí)體與外部電路接口進(jìn)行描述 . （ 2）結(jié)構(gòu)體（ ARCHITECTURE） 結(jié)構(gòu)體也叫構(gòu)造體 ,描述了實(shí)體的結(jié)構(gòu)、行為、元件及內(nèi)部連接關(guān)系，也就是說它定義了設(shè) 計(jì)實(shí)體的功能，規(guī)定了設(shè)計(jì)實(shí)體的數(shù)據(jù)流程，制定了實(shí)體內(nèi)部元件的連接關(guān)系。 VHDL語言的應(yīng)用 硬件描述語言已成為當(dāng)今以及未來電子設(shè) 計(jì)自動(dòng)化 (EDA)解決方案的核心，特別是對(duì)于深亞微米復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)，硬件描述語言具有獨(dú)特的作用。接著，再用 專用集成電路 (ASIC)或現(xiàn)場可編程門陣列 (FPGA)自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。 彭勝 《 基于 VHDL 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 8 頁 共 32 頁 3 基于 VHDL的電子密碼鎖設(shè)計(jì)過程 設(shè)計(jì)規(guī)劃 電子密碼鎖的結(jié)構(gòu)如圖 31 所示 ,由時(shí)鐘脈沖發(fā)生器、 按鍵、 指示燈和控制部分等 組成。另一個(gè)為報(bào)警紅色指示燈 L F。 USE IEEE． STD＿ LOGIC＿ ARITH． ALL USE IEEE． STD＿ LOGIC＿ UN 彭勝 《 基于 VHDL 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 9 頁 共 32 頁 圖 32 DEBOLNCING 模塊原件例化 模塊內(nèi)部信號(hào) : CLK:時(shí)鐘脈沖輸入端口 VCC:模塊 內(nèi)部信號(hào)，控制清零 Q0：寄存 D 觸發(fā)器處理過的信號(hào) Q1：與 Q0 信號(hào)做差分處理 D1：模塊內(nèi)部信號(hào) D0：模塊內(nèi)部信號(hào) 0， 1 D＿ OUT1， DD0， DD1 是為便于仿真時(shí)觀察中間結(jié)果而增加的觀測點(diǎn)的輸出端口（刪除無影響）。該電子密碼鎖設(shè)置 8 位二進(jìn)制密碼 ,其功能特點(diǎn)為 : 表 電子密碼鎖控制器輸入輸出信號(hào)定義 （ 1） 采用串行數(shù)據(jù)輸入 ,可實(shí)現(xiàn)啟閉開關(guān)、 指示燈提示和報(bào)警等功能 。 數(shù)字系統(tǒng)的層次化設(shè)計(jì) , 一般都要經(jīng)過 4 個(gè) 階段 : 設(shè)計(jì)輸入、 編譯、 仿真彭勝 《 基于 VHDL 的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 11 頁 共 32 頁 驗(yàn)證、 下載器件。由于 V HDL 擅長描述模塊的邏輯功能 , 而原理圖擅長描述硬件連接關(guān)系 , 所以在底層設(shè)計(jì)中 , 對(duì)底層所有模塊使用 V HDL 語言進(jìn)行描述 , 在頂層設(shè)計(jì)中 , 使用原理圖輸入方法。分頻電路的輸入時(shí)鐘 CL K 是由外部時(shí)鐘提供的 ,外部時(shí)鐘周期取 200ns。 clk1 :out std_logic) 。 clk1 = ! 1 ! 。 END IF 。鍵盤消抖部分是由兩個(gè)小的模塊集成為一個(gè)去抖電路的，所以在此分開介紹此兩個(gè)模塊。 END IF。因此 ,必須在每個(gè)開關(guān)后面安排一個(gè)消抖和同步化電路模塊 XIAOPRO ,目的是保證系統(tǒng)能捕捉到輸入脈沖 ,同時(shí) ,保證每按一次鍵只形成一個(gè)寬度固定的脈沖 [3 ]。 ENTITY xiaopro IS PORT(a ,clk1 :in std_logic 。 BEGIN PROCESS(clk1 ,a) VARIABL E tmp3 ,tmp2 : std_logic 。 END IF 。 密碼鎖邏輯控制模塊 密碼鎖控制電路組成 ： ELSIF DATA＿ F（ 0） ＝＇ 1＇ THEN －－開鎖控制信號(hào)有效 IF REG＝ ACC THEN －－密碼核對(duì) QA＜＝＇ 0＇ QB＜＝＇ 1＇； END IF； ELSIF ACC＝＂ 1000100010001000＂ THEN QA＜＝＇ 0＇； QB＜＝＇ 1＇； END IF； 這段程序的作用是在按下 *鍵時(shí)將輸入的密碼 （暫時(shí)寄存于 ACC 中）跟已經(jīng)存儲(chǔ)的密碼（ REG 中的密碼信息）進(jìn)行對(duì)比，如果一樣，則密碼鎖開鎖。管理員有權(quán)彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 16 頁 共 32 頁 在任何時(shí)候按動(dòng)密碼初始化按鍵 LC ,此時(shí)鎖內(nèi)密碼設(shè)置為程序初始化密碼值 (在本模塊程序中此值為 10010101) 。此時(shí) ,數(shù)字鎖又自動(dòng)進(jìn)入等待下一次開鎖的狀態(tài)。若鎖內(nèi)密碼為 “10010101” , K1 和 K0 置低電平 ,分別表示輸入 “1” 和 “0” 。若在輸入密碼的過程中 ,8 位二進(jìn)制密碼出現(xiàn)一位或多位輸入錯(cuò)誤 ,那么鎖不能開啟 ,同時(shí) Alm置高電平 ,指示燈 L F 亮 ,發(fā)出報(bào)警信號(hào) ,通知管理員。 (2)修改密碼 為防止非管理員任意進(jìn)行密碼修改 ,必須在正確輸入密碼后 ,才能重新設(shè)置密碼。若采用共陰極 L ED 接法 ,與輸出引腳 lamp 相接的發(fā)光二極管由亮變暗。再用圖形編輯器將各元件模塊組裝起來 ,這就是 本設(shè)計(jì)中最頂層的圖形設(shè)計(jì)文件。完成器件選擇后 ,按 O K,就可以進(jìn)行編譯了。本設(shè)計(jì)中 ,仿真波形如圖 42～圖 44 所示。密碼輸入完畢后 ,比較輸入的密碼 shif t 是否等于預(yù)先設(shè)定的密碼 lock ,若相等 ,鎖開啟。將 8 位新密碼 ( “55” ) 輸入完 ,新密碼就自動(dòng)裝入 load 中 ,load 值變成 “55”,密碼修改完畢。經(jīng)實(shí)際電路測試驗(yàn)證 ,達(dá)到了設(shè)計(jì)的要求。本設(shè)計(jì)占用 芯片資源少 ,可在此基礎(chǔ)上變二進(jìn)制輸入為十進(jìn)制輸入 ,或外加 L ED 七段顯示等一些外圍電路 ,以設(shè)計(jì)更大的系統(tǒng)。 彭勝 《 基于 VHDL的電子密碼鎖設(shè)計(jì)與實(shí)現(xiàn) 》 第 24 頁 共 32 頁 致謝 在這次課程設(shè)計(jì)的撰寫過程中，我得到了許多人的幫助。同時(shí)也感謝學(xué)院為我提供良好的做 課程 設(shè)計(jì)的環(huán)境。 USE 。 system original clock 4M