【正文】 值為 0，因?yàn)椴幌嗤? 2‘b1x==2’b1x 值為 1，因?yàn)橄嗤? a = 239。 // val = 1 40 val = regb regc 。b0x10。b0011。 ?第二個(gè)操作數(shù)（移位位數(shù)）是無(wú)符號(hào)數(shù) ?若第二個(gè)操作數(shù)是 x或 z則結(jié)果為 x 在賦值語(yǔ)句中，如果右邊 (RHS)的結(jié)果 : 位寬大于左邊，則把最高位截去 位寬小于左邊，則零擴(kuò)展 將左邊的操作數(shù)左移右邊操作數(shù)指定的位數(shù) 將左邊的操作數(shù)右移右邊操作數(shù)指定的位數(shù) 左移先補(bǔ)后移 右移先移后補(bǔ) 建議：表達(dá)式左右位數(shù)一致 關(guān)系操作符 module relationals ()。//num1=11_1100_0000 50 rega = num 2。 // regb = 0000_0001 30 num = 1039。 initial fork 10 num = rega 5 。 reg [9: 0] num, num1。 and | or ^ xor ~ ^ xnor ^ ~ xnor ? 歸約操作符的操作數(shù)只有一個(gè)。 amp。 // (nor) val = 0 80 val = ~amp。 // val = 1 40 val = | regb 。 rega 。b0100。 一元?dú)w約操作符 module reduction()。 // num = 1 50 $finish。 end initial fork 10 bit = ~rega。 initial begin rega = 439。 邏輯反與位反的對(duì)比 module negation()。 and || or ? 邏輯操作符的結(jié)果為一位 1， 0或 x。 // ans = 1 50 ans = regc || 0。 five。 0。 //邏輯值為“ 1” regb = 4?b10xz。 parameter five = 5。b01010011。 當(dāng)兩個(gè)操作數(shù)位數(shù)不同時(shí)，位數(shù)少的操作數(shù)零擴(kuò)展到相同位數(shù)。b1 x 1 0 num = regb amp。 join endmodule ~ not amp。 // num = 1011 40 num = regb amp。 0。b1010。 reg [3: 0] num。 ? 如果操作數(shù)的某一位是 x或 z，則結(jié)果為 x ? 在整數(shù)除法中，余數(shù)舍棄 ? 模運(yùn)算中使用第一個(gè)操作數(shù)的符號(hào) 注意 integer和 reg類型在算術(shù)運(yùn)算時(shí)的差別。 // num = 0100 60 num = int。 // ans = 15 20 ans = (int + 5)/ 2。 regb = 439。 integer ans, int。 // b = c = 1000 10 b = b + a。 reg [15:0] c。 || ？ : 最高 最低 優(yōu)先級(jí) Verilog中的大小 (size)與符號(hào) ? Verilog根據(jù)表達(dá)式中變量的長(zhǎng)度對(duì)表達(dá)式的值自動(dòng)地進(jìn)行調(diào)整。 操作符類型 符號(hào) 連接及復(fù)制操作符 一元操作符 算術(shù)操作符 邏輯移位操作符 關(guān)系操作符 相等操作符 按位操作符 邏輯操作符 條件操作符 {} {{}} ！ ~ amp。第 10章 Verilog操作符 學(xué)習(xí)內(nèi)容： ? 熟悉 Verilog語(yǔ)言的操作符 操作符類型 下表以優(yōu)先級(jí)順序列出了 Verilog操作符。 | ^ * / % + = = = = = = = != != = amp。 ? Verilog自動(dòng)截?cái)嗷驍U(kuò)展賦值語(yǔ)句中右邊的值以適應(yīng)左邊變量的長(zhǎng)度。 initial begin a = 1。 // 結(jié)果 10111截?cái)?, b = 0111 10 c = c + a。 reg [3: 0] rega, regb。b1010。 // ans = 1 30 ans = five/ int。 // num = 1101 70 num = regb % rega。 integer是有符號(hào)數(shù)，而reg是無(wú)符號(hào)數(shù)。 initial begin rega = 439。 regc = 439。 // num = 0000 20 num = rega amp。 regc。 and | or ^ xor ~ ^ xnor ^ ~ xnor ? 按位操作符對(duì)矢量中相對(duì)應(yīng)位運(yùn)算。 regc = 1 0 1 0 。 a = 439。 c = a | b。 reg ans。 //邏輯值為“ 1” regc = 4?b0z0x。 // ans = 0 20 ans = rega || 0。 // ans = 1 40 ans = regb amp。 // ans = x 60 $finish。 ?邏輯操作符只對(duì)邏輯值運(yùn)算。 reg [3: 0] rega, regb。b1011。 // num = 0100 20 bit = ~regb。 join endmodule ！ logical not 邏輯反 ~ bitwise not 位反 ? 邏輯反的結(jié)果為一位 1， 0或 x。 reg val。 regb = 439。 // val = 0 20 val = | rega 。 // val = 1 50 val = ^ rega 。 rega。regb。 ?對(duì)操作數(shù)的所有位進(jìn)行位操作。 reg [7: 0] rega, regb。 // num = 01_1000_0000 10 regb = rega 5 。b11_1111_0000。 //rega = 1111_1100 50 num1 = num 2。 reg [3: 0] rega, regb, regc。 regb = 439。 end initial fork 10 val = regc rega 。 // val = 1 50 $finish。b1x。 else $display( a is not equal to b)。b1x。 相等操作符 邏輯等 邏輯不等 == ! = module equalities1()。b0011。b1x10。 // val = x 40 val = regc == regc。 ? 如果左邊及右邊為確定值并且不相等，則結(jié)果為 0。 相等操作符 相同 (case等 ) 不相同 (case不等 ) === ! == module equalities2()。b0011。b1x10。 // val = 0 40 val = regc === regc。 ?如果左邊及右邊的值不相同，則結(jié)果為 0。 output out。 input a, b, c, d。b00 ? a : sel == 239。 最后一個(gè)操作數(shù)作為缺省值。 若 sel為 0則 out =a；若 sel為 1則 out = b。 reg [7: 0] rega, regb, regc, regd。 regb = 839。 regd = 839。b11111111 20 $finish。 b[7:0] = {2{ 5}}。 級(jí)聯(lián)時(shí)不限定操作數(shù)的數(shù)目。 reg [1: 0] regb, regc。b11。 // bus = 11111111 // regb is replicated 4 times. 20 bus = { {2{ regb}}, {2{ regc}} }。 復(fù)習(xí) 解答 ~ 進(jìn)行 1的補(bǔ)碼操作，將矢量中的每一位取反 ！將一個(gè)操作數(shù)歸約為一位 true或 false結(jié)果 amp。而 {3{1‘b1}是合法的 ~ 和！有什么不同？ amp。在本章中的綜合部分將詳細(xì)介紹哪些行為級(jí)結(jié)構(gòu)同樣可以用于 RTL描述。 在每一個(gè)時(shí)鐘上升沿， 若 Clr不是低電平， 置 Q為 D值， 置 Qb為 D值的反 DFF 無(wú)論何時(shí) Clr變低 置 Q為 0， 置 Qb為 1 過(guò)程 (procedural)塊 ? 過(guò)程塊是行為模型的基礎(chǔ)。 ? 如果一個(gè)信號(hào)沒(méi)有聲明則 缺省為 wire類型 。 output [1:0] out。 always ( a or b or cin) begin half_sum = a ^ b ^ cin 。 cin | !a amp。 end endmodule half_carry沒(méi)有聲明 過(guò)程時(shí)序控制 在過(guò)程塊中可以說(shuō)明過(guò)程時(shí)序。 ? 電平敏感 的時(shí)序控制： wait(expr) – 直至 expr值為真時(shí)（非零）才執(zhí)行。 initial begin initial begin clk = 0。 always (clk) 2 edgeo = ~edgeo。 input a, b, sl。 // 從 a到 out延時(shí) 10個(gè)時(shí)間單位 else 12 out = b。 parameter cycle = 20?？梢杂藐P(guān)鍵字 posedge和 negedge限定信號(hào)敏感邊沿。 input [2: 0] a, b。 always ( a or b) // 若 a或 b發(fā)生任何變化，執(zhí)行 5 sum = a + b。 下面 的輸出鎖存的加法器的行為描述中，使用了用關(guān)鍵字 or的邊沿敏感時(shí)序以及用 wait語(yǔ)句描述的電平敏感時(shí)序。 output [3: 0] out。 命名事件 (named event) 在行為代碼中定義一個(gè)命名事件可以觸發(fā)一個(gè)活動(dòng)。 output [3: 0] out。 // *** trigger event *** else mult。 ? 是一種數(shù)據(jù)類型，能在過(guò)程塊中觸發(fā)一個(gè)使能。 如果 a小于或等于 b，事件 mult被觸發(fā)，控制被傳送到等待 mult的 always塊。 4. 等待 10個(gè)時(shí)間單位 ， 在時(shí)刻 43（ 33+10） 置 q=0。 時(shí)刻 70的邊沿被忽略 ， 因?yàn)榈竭_(dá)該語(yǔ)句時(shí)時(shí)間已經(jīng)過(guò)去了 ，如例子所示 ， clk=1。 always wait (set) begin ( posedge clk) 3 q = 1。 output q, qb。 qb = ~d。 ? 并行塊：關(guān)鍵字 fork和 join之間的是并行塊語(yǔ)句 ， 塊中的語(yǔ)句并行執(zhí)行 。 ? 在并行塊中 ， 所有語(yǔ)句在各自的延遲之后立即計(jì)算執(zhí)行 。 end fork 5 a = 3。 Forkjoin例子里的賦值故意打亂順序是為了強(qiáng)調(diào)順序是沒(méi)有關(guān)系的。 end a = ( posedge clk) b。 可以用來(lái)簡(jiǎn)單精確地模擬寄存器交換和移位 。 end fork a = 5 b。 a的值在時(shí)刻 5被采樣 ， 這個(gè)值在時(shí)刻 10賦給 b。 注意 ， 另一個(gè)過(guò)程塊可以在時(shí)刻 0到時(shí)刻 5之間影響 a和 b的值 。 initial begin a = 0。 always ( posedge clk) begin a = b。 若過(guò)程塊中的所有賦值都是非阻塞的 ， 賦值按兩步進(jìn)行： 1. 仿真器計(jì)算所有 RHS表達(dá)式的值