【正文】 令中的bit[4:0]。表31中的注釋，將有助于更好的理解對LC3指令集（）的理解。而指令中操作碼的的寬度決定了可定義指令的數(shù)量。指令格式通過它的各個(gè)構(gòu)成部分來定義指令的比特位劃分。目前只使用了兩個(gè)優(yōu)先級(jí)，PL0和PL4，PL0是當(dāng)前用戶執(zhí)行的優(yōu)先級(jí)，PL4是鍵盤中斷的優(yōu)先級(jí)。 寄存器組本節(jié)只寫了匯編程序員能夠看到的寄存器組，共四個(gè)，每個(gè)寄存器的大小均是16bit大小。x3000到xFDFF是留給用戶使用，用于存儲(chǔ)用戶程序。一個(gè)存儲(chǔ)單元存儲(chǔ)一個(gè)字（16 bits），也就我們說的尋址能力。它是一個(gè)抽象的硬件與軟件之間的分界面，包含著編寫一個(gè)機(jī)器語言程序能正確運(yùn)行的所有信息，如存儲(chǔ)器結(jié)構(gòu)、指令集、寄存器組、I/O等等。波形窗口可以觀察設(shè)計(jì)中每一個(gè)信號(hào)的變化情況。(4) 仿真設(shè)計(jì)。ModelSim工程仿真流程一般包括以下步驟：(1) 創(chuàng)建一個(gè)工程。當(dāng)設(shè)計(jì)裝載成功，仿真時(shí)間設(shè)置為0位置時(shí)，本文可以輸入一個(gè)運(yùn)行命令開始仿真。在工程庫的創(chuàng)建完成后，將各個(gè)設(shè)計(jì)單元編譯到其內(nèi)。在ModelSim中，所有以VHDL/Verilog或者混合編碼形式存在的設(shè)計(jì)必須被編譯到一個(gè)庫中。 ASIC Sign off。 C和Tcl/Tk接口，C調(diào)試； RTL和門級(jí)優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺(tái)跨版本仿真；本次畢業(yè)設(shè)計(jì)主要使用以上這些基本的功能模塊。默認(rèn)情況下，Timing Analyzer作為全編譯的一部分自動(dòng)執(zhí)行，它分析和報(bào)告時(shí)序信息，例如建立時(shí)間tSU、保持時(shí)間tH、時(shí)鐘至輸出延時(shí)tCO、引腳到引腳延時(shí)tPD、最大時(shí)鐘頻率fmax以及設(shè)計(jì)的其他時(shí)序特性。Fitter使用“Analysis amp?！癆nalysis amp。在Quartus II軟件系統(tǒng)中，一個(gè)“工程”（project）包含了整套的設(shè)計(jì)文件、軟件資源文件、仿真文件、系統(tǒng)設(shè)置和具體設(shè)計(jì)的層次信息等。為了使模塊描述清晰和具有良好的可讀性，最好將所有的說明部分放在語句前。一個(gè)模塊的基本語法如下：module　module_name( port_list )。一個(gè)模塊可以在另一個(gè)模塊中使用。Verilog HDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。目前，這種稱為高層次設(shè)計(jì)的方法已被廣泛采用。然后利用EDA工具逐層仿真驗(yàn)證，再把其中需要變?yōu)榫唧w物理電路的模塊組合經(jīng)由自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。本次畢業(yè)設(shè)計(jì)的工作為數(shù)字前端設(shè)計(jì)。(11) 在特定的芯片工藝生產(chǎn)線上制造芯片。這一階段通常會(huì)使用仿真、靜態(tài)時(shí)序分析和形式驗(yàn)證等工具。(5) RTL驗(yàn)證使用仿真工具或者其他RTL代碼分析工具，驗(yàn)證RTL代碼的質(zhì)量和性能。根據(jù)性能、價(jià)格和功耗的約束，選擇最合適的方案。IC設(shè)計(jì)的基本流程如下：(1) 設(shè)計(jì)者分析用戶和市場的需求，將其轉(zhuǎn)化成對芯片產(chǎn)品的技術(shù)需求，形成設(shè)計(jì)規(guī)范說明書。 本文工作本次設(shè)計(jì)從研究微處理器的工作原理入手，采用Verilog HDL硬件描述語言，結(jié)合ModelSim仿真工具，通過團(tuán)隊(duì)合作，完成了能夠?qū)崿F(xiàn)15條指令的帶有自陷、中斷和異常運(yùn)行機(jī)制的LC3多周期處理器的設(shè)計(jì)與仿真，本人獨(dú)立完成多周期處理器的數(shù)據(jù)通路部分的設(shè)計(jì)，本文主要進(jìn)行以下幾方面工作：1. 查閱相關(guān)文獻(xiàn)資料，學(xué)習(xí)Verilog HDL硬件描述語言，熟悉使用ModelSim仿真工具，Quartus II綜合工具；2. 深入分析LC3指令系統(tǒng)結(jié)構(gòu)，掌握每條指令的功能及具體運(yùn)行的過程；3. 分析指令執(zhí)行周期，深入理解自陷、中斷和異常的運(yùn)行機(jī)制，構(gòu)建功能模塊；4. 研究多周期處理器的基本工作原理，完成能夠?qū)崿F(xiàn)15條指令的帶有中斷和異常處理機(jī)制的多周期處理器的數(shù)據(jù)通路的設(shè)計(jì)；5. 使用Quartus II進(jìn)行綜合，ModelSim進(jìn)行仿真驗(yàn)證，并完成整體設(shè)計(jì)的功能測試。2001年，Yale Patt教授正式發(fā)行了第一本內(nèi)容取自EECS100課程的教科書——Introduction to Computing Systems: from bits and gates to C and beyond [3]，書中內(nèi)容包括兩個(gè)部分：一是計(jì)算機(jī)底層結(jié)構(gòu)（LC2計(jì)算機(jī)），二是高級(jí)語言編程。目前，微處理器的主頻已經(jīng)達(dá)到了GHz級(jí)別。此后，集成電路的發(fā)展為微型計(jì)算機(jī)的出現(xiàn)和發(fā)展奠定了基礎(chǔ)。基于LC3 ISA處理器的設(shè)計(jì)與仿真畢業(yè)論文目 錄第一章 緒論 1 1 1 本文工作 2第二章 設(shè)計(jì)流程和語言工具 3 設(shè)計(jì)流程 3 開發(fā)語言 5 設(shè)計(jì)工具 6 QuartusII開發(fā)環(huán)境 6 ModelSim仿真工具 8第三章 LC3指令系統(tǒng)結(jié)構(gòu) 10 10 寄存器組 11 指令集 12 操作碼 12 13 13 自陷、異常和中斷 17 17 中斷和異常處理 18第四章 數(shù)據(jù)通路設(shè)計(jì)與實(shí)現(xiàn) 21 LC3多周期處理器結(jié)構(gòu)模塊 21 數(shù)據(jù)通路分析 22 23 23 ALU的分析與設(shè)計(jì) 24 25 分支判斷的實(shí)現(xiàn) 26 加法器等其他功能模塊部件 26 自陷、中斷和異常的實(shí)現(xiàn) 27 當(dāng)前棧指針產(chǎn)生器 27 PSR系統(tǒng) 28 向量控制器 29 數(shù)據(jù)通路總體實(shí)現(xiàn) 30第五章 綜合驗(yàn)證與性能分析 32 綜合 32 驗(yàn)證 35 自陷服務(wù)與存儲(chǔ)器映射I/O的仿真測試 36 特殊指令以及兩種異常仿真測試 37 程序測試 39 41結(jié)束語 44致謝 45參考文獻(xiàn) 46附錄I 英文翻譯 47第一部分 英文原文 47第二部分 中文譯文 60附錄II 程序代碼 71附錄III 82第一章 緒論集成電路[1]發(fā)展初期最重要的應(yīng)用領(lǐng)域就是計(jì)算機(jī)技術(shù)領(lǐng)域。1971年，Intel公司成功地在一塊12平方毫米的芯片上集成了2300個(gè)晶體管，制成了一款包括運(yùn)算器、控制器在內(nèi)的時(shí)鐘頻率僅為108kHz的可編程序運(yùn)算芯片，它被稱為中央處理單元（CPU），又稱為微處理器，這就是世界上第一款微處理器——4004，從此便拉開了微處理器的序幕?？梢院敛豢鋸埖卣f，沒有集成電路的發(fā)展就沒有微處理器的出現(xiàn)，自然也就不會(huì)有現(xiàn)在的微型計(jì)算機(jī)了。此書發(fā)行后受到了大量學(xué)生和教師的好評(píng)，并且大多數(shù)人都贊同此書的編寫方法，2004年Yale Patt教授正式推出該教科書的第二版[4]，第二版書中最大的改動(dòng)就是采用LC3結(jié)構(gòu)替換了第一版的LC2計(jì)算機(jī)模型。第二章 設(shè)計(jì)流程和語言工具 設(shè)計(jì)流程集成電路（IC）設(shè)計(jì)是將系統(tǒng)、邏輯與性能的設(shè)計(jì)要求轉(zhuǎn)化為具體的物理版圖的過程， 也是一個(gè)把產(chǎn)品從抽象一步步具體化、直至最終物理實(shí)現(xiàn)的過程。(2) 設(shè)計(jì)和優(yōu)化芯片中所使用的算法。這一階段可以使用SystemC語言對芯片架構(gòu)進(jìn)行建模和分析。該階段可以使用System Verilog等驗(yàn)證語言和其他驗(yàn)證工具生成的testbench進(jìn)行設(shè)計(jì)驗(yàn)證，確認(rèn)設(shè)計(jì)是否符合設(shè)計(jì)規(guī)范。 IC設(shè)計(jì)流程(8) 后端設(shè)計(jì)根據(jù)速度和面積的約束利用布局布線工具對綜合產(chǎn)生的門級(jí)網(wǎng)表進(jìn)行布局規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing），生成生產(chǎn)用的版圖。(12) 測試階段主要對制造好的芯片進(jìn)行測試，檢測生產(chǎn)中產(chǎn)生的缺陷和問題。本次設(shè)計(jì)采用的開發(fā)語言為Verilog 硬件描述語言，仿真工具和驗(yàn)證工具為ModelSim ALTERA ，綜合和時(shí)序分析工具為Quartus II 。接下去再用專用集成電路（ASIC）或現(xiàn)場可編程門陣列（FPGA）自動(dòng)布局布線工具把網(wǎng)表轉(zhuǎn)換為具體電路布線結(jié)構(gòu)的實(shí)現(xiàn)。據(jù)統(tǒng)計(jì)，目前在美國約有90%以上的ASIC和FPGA已采用Verilog硬件描述語言方法進(jìn)行設(shè)計(jì)。由于Verilog HDL從C編程語言中繼承了多種操作符和結(jié)構(gòu)，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，對大多數(shù)建模應(yīng)用來說核心子集已經(jīng)足夠。模塊之間可以通過使用線網(wǎng)來相互連接。Declarations: //說明部分reg, wire, parameter,input, output, inout,function, task,……Statements: //語句部分initial　statementalways　statementmodule　instantiationgate　instantiationUDP　instantiationcontinuous　assignmentendmodule說明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。 設(shè)計(jì)工具 QuartusII開發(fā)環(huán)境Quartus II開發(fā)環(huán)境[7]是一個(gè)基于Altera器件進(jìn)行邏輯電路設(shè)計(jì)的集成開發(fā)環(huán)境。開發(fā)者可以使用文本編輯器、模塊編輯器、參數(shù)化模塊資源庫（LPM）創(chuàng)建設(shè)計(jì)文件和其他EDA工具創(chuàng)建的設(shè)計(jì)文件作為Quartus II設(shè)計(jì)源文件。 Synthesis”使用Quartus II內(nèi)置的綜合工具綜合Verilog設(shè)計(jì)文件（.v）或VHDL設(shè)計(jì)文件（.vhd），它完全支持Verilog HDL和VHDL語言，并提供控制綜合過程的選項(xiàng)。 Synthesis”建立的數(shù)據(jù)庫，將工程中的邏輯需求和時(shí)序需求與器件的可用資源相匹配。使用Timing Analyzer生成的信息分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時(shí)序性能，也可以進(jìn)行最快時(shí)序模式的時(shí)序分析，報(bào)告最佳情形下的時(shí)序情況。 ModelSim仿真工具M(jìn)odelSim仿真工具[8]是Mentor公司的子公司Model Tech開發(fā)的軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。 單內(nèi)核VHDL和Verilog混合仿真； 對SystemC的直接支持，和HDL任意混合；ModelSim默認(rèn)創(chuàng)建一個(gè)名稱為“work”的工作庫，啟動(dòng)一個(gè)新仿真。ModelSim庫格式文件對所有的可支持平臺(tái)都適用，所以在不同的平臺(tái)上進(jìn)行仿真時(shí)，可以直接適用該庫來仿真設(shè)計(jì)，不必重新編譯設(shè)計(jì)。(4) 調(diào)試結(jié)果。(2) 向工程添加設(shè)計(jì)單元，包括設(shè)計(jì)源文件、ModelSim管理文件夾、仿真環(huán)境的設(shè)置；可以將這些文件拷貝到工程目錄，也可以簡單地將它們映射到本地。對指定的設(shè)計(jì)單元進(jìn)行仿真。數(shù)據(jù)流窗口可以使設(shè)計(jì)人員觀測到設(shè)計(jì)的物理連接、跟蹤事件的傳遞和確定“非期望輸出”的原因。我們把這些信息細(xì)化分為十點(diǎn)：計(jì)算機(jī)結(jié)構(gòu)類型、存儲(chǔ)器結(jié)構(gòu)、寄存器組、指令格式、操作碼、數(shù)據(jù)類型、尋址方式、條件碼、自陷和中斷異常、I/O設(shè)備的管理。在LC3中是按字編址，沒有采用按字節(jié)編址，也就不涉及字節(jié)順序存儲(chǔ)的問題。xFE00到xFFFF是設(shè)備寄存器地址，用于提供給外部設(shè)備，如鍵盤和顯示器。分別是通用寄存器GPR，程序計(jì)數(shù)器PC，指令寄存器IR，程序狀態(tài)寄存器PSR；l General purpose register(R0~R7)l PCl Instruction registerl Processer status register (PSR)通用寄存器共八個(gè)，R0~R7對應(yīng)編號(hào)是000~111（二進(jìn)制數(shù)），程序計(jì)數(shù)器內(nèi)容是下一條執(zhí)行指令所在的地址，指令寄存器用于暫存從存儲(chǔ)器中取出的指令，程序狀態(tài)寄存器包含了當(dāng)前執(zhí)行進(jìn)程的狀態(tài)信息，其中程序狀態(tài)寄存器的7個(gè)比特位已做了定義，包含三個(gè)字段信息，： 處理器狀態(tài)寄存器bit[2:0]是條件碼字段（Condition code），三個(gè)比特位分別是負(fù)數(shù)（N）、零（Z）、正數(shù)（P），用來進(jìn)行條件分支判斷。bit[15]是特權(quán)模式（Privilege mode）位，LC3計(jì)算機(jī)執(zhí)行時(shí)有兩個(gè)模式，bit[15]等于0時(shí)，叫做管理員模式，bit[15]等于1時(shí)，叫做用戶模式。一條指令分為兩個(gè)部分：一個(gè)操作碼和隱式或顯式的、零個(gè)或多個(gè)操作數(shù)。LC3的每條指令（16bit）包含4bit操作碼（bit[15:12]）以及12位的相關(guān)信息。表31 字符注釋注釋含義DR目的寄存器（Destination Register）。二的補(bǔ)碼表示，范圍16~15，使用之前要做16位的符號(hào)擴(kuò)展表31 字符注釋（續(xù)）BaseR基址寄存器（Base Register）通?；穼ぶ芳拇嫫骱?個(gè)6bit偏移相加，產(chǎn)生Base+offset地址offset66bit數(shù)值，指令的bit[5:0]；用于Base+offset尋址方式。bit[8:0]被看做是一個(gè)9bit的有符號(hào)的二的補(bǔ)碼表示的數(shù)（范圍256~255），符號(hào)擴(kuò)展至16bit之后，與PC相加生成地址PCoffset1111bit數(shù)值，指令的bit[10:0]；用于JSR指令計(jì)算子程序的入口地址。此外，LC3的指令集相較于CISC風(fēng)格計(jì)算機(jī)的不固定指令格式、長度，更易于將代碼指令拆分，使之易于多周期處理器數(shù)據(jù)通路的設(shè)計(jì)。操作數(shù)可能存在三個(gè)地方；存儲(chǔ)器、寄存器、或指令的一部分。 寄存器尋址（PCrelative），尋址的地址是程序計(jì)數(shù)器（PC）加指令中偏移地址的結(jié)果。NOT指令是寄存器指令。兩個(gè)操作數(shù)之一必然是寄存器，另一個(gè)則是存儲(chǔ)器或輸入輸出（I/O）設(shè)備。這意味著基于bit[8:0]的信息，可以計(jì)算出第二個(gè)操作數(shù)的16位地址。控制流指令是能夠改變指令順序執(zhí)行的指令。自陷就是我們在操作系統(tǒng)中說的系統(tǒng)調(diào)用（system call）。目前LC3只實(shí)現(xiàn)了六個(gè)自陷服務(wù)程序。(3)自陷指令（TRAP）：用戶程序如果調(diào)用操作系統(tǒng)執(zhí)行某個(gè)特定的服務(wù)程序，并在執(zhí)行結(jié)束后返回用戶程序，則可以用TRAP指令。該字符不在屏幕上回顯，該字符的ASCII碼值被拷入R0（R0高8位被清零）x0430OUT將R0[7:0]的字符輸出在屏幕上顯示x0450PUTS向屏幕寫一個(gè)字符串，所有字符在存儲(chǔ)器中存放是連續(xù)的，且每個(gè)內(nèi)存單元一個(gè)字符。輸出顯示時(shí)，先將b