【正文】 線電架構(gòu)的的標(biāo)準(zhǔn)化、模塊化通用CR實(shí)驗(yàn)系統(tǒng)。接著論文介紹CR實(shí)驗(yàn)系統(tǒng)終端軟件框架設(shè)計(jì)與實(shí)現(xiàn)?；趯?shí)驗(yàn)系統(tǒng)終端的組網(wǎng)實(shí)驗(yàn)以及認(rèn)知無線電算法驗(yàn)證實(shí)驗(yàn)正在逐步開展，基本實(shí)現(xiàn)了CR實(shí)驗(yàn)系統(tǒng)終端的設(shè)計(jì)目標(biāo)。 Improved clipping algorithmTYPE OF THESIS: Applied Research目 錄緒論目 錄1 緒論 1 認(rèn)知無線電研究現(xiàn)狀 1 課題背景及認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)概述 2 論文的主要工作和內(nèi)容安排 52 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端的硬件設(shè)計(jì)與實(shí)現(xiàn) 7 基于軟件定義無線電的實(shí)驗(yàn)系統(tǒng)終端硬件架構(gòu)設(shè)計(jì) 7 基帶處理母板硬件電路設(shè)計(jì)與實(shí)現(xiàn) 8 主要芯片選型分析 9 硬件接口設(shè)計(jì) 9 硬件電路實(shí)現(xiàn) 13 中頻子板電路設(shè)計(jì)與實(shí)現(xiàn) 21 中頻發(fā)送子板 21 中頻接收/檢測(cè)子板 24 射頻模塊選型 28 本章小結(jié) 283 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端軟件框架設(shè)計(jì)與實(shí)現(xiàn) 29 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端算法任務(wù)流程 29 基帶算法任務(wù)分配 29 DSP算法流程設(shè)計(jì) 32 基于DSP/BIOS的多任務(wù)程序框架設(shè)計(jì) 34 實(shí)時(shí)多任務(wù)系統(tǒng)及DSP/BIOS簡介 34 基于DSP/BIOS的程序設(shè)計(jì)方法 36 發(fā)送DSP實(shí)時(shí)多任務(wù)程序框架設(shè)計(jì) 36 接收DSP實(shí)時(shí)多任務(wù)程序框架設(shè)計(jì) 39 本章小結(jié) 424 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)降低信號(hào)峰均功率比算法的研究與實(shí)現(xiàn) 43 OFDM傳輸技術(shù)的峰均功率比問題 43 峰均功率比定義 43 OFDM信號(hào)峰均功率比統(tǒng)計(jì)規(guī)律 44 高峰均功率比對(duì)認(rèn)知無線電系統(tǒng)造成的影響 45 常見的降低信號(hào)峰均功率比算法比較 47 信號(hào)預(yù)畸變技術(shù) 47 編碼類技術(shù) 48 概率類技術(shù) 48 改進(jìn)限幅濾波算法降低OFDM信號(hào)峰均功率比 49 限幅算法思想 49 改進(jìn)限幅算法 50 改進(jìn)限幅算法參數(shù)的選擇 52 改進(jìn)限幅算法仿真結(jié)果 53 改進(jìn)限幅算法在認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)中的實(shí)現(xiàn) 54 本章小結(jié) 565 認(rèn)知無線電終端的硬件和軟件框架測(cè)試 57 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端硬件測(cè)試 57 電源模塊測(cè)試 57 時(shí)鐘信號(hào)測(cè)試 59 高速數(shù)字信號(hào)傳輸?shù)男盘?hào)完整性測(cè)試 61 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)軟件框架測(cè)試 62 底層硬件配置測(cè)試 62 各算法模塊間的接口測(cè)試 63 任務(wù)時(shí)序和算法實(shí)時(shí)性測(cè)試 64 本章小結(jié) 646 結(jié)論與展望 65 工作總結(jié) 65 后續(xù)工作及展望 65致 謝 66參考文獻(xiàn) 67附 錄 認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端實(shí)物圖 69攻讀學(xué)位期間取得的研究成果 70聲明CONTENTS緒論CONTENTS1 Preface 1 Reasearch Status of Cognitive Radio 1 Thesis Background and Brief Introduction of CR Experimental System 2 Main work and the Arrangement of Contents 52 Design and Implementation of Hardware in CR Terminals 7 Design of Hardware Framework Based On SDF 7 Circuit Design of the Base Band Processing Board 8 Selection of the Key Devices 9 Circuit Design of Interface 9 Circuit Implementation 13 Circuit Design and Implementation of the IF Boards 21 IF Transmitter Board 21 IF Receiver Board 24 Selection of RadioFrequency Module 28 Brief Summary 283 Design and Implementation of the Software Framework in CR Terminals 29 Algorithm Flow in CR Terminals 29 Dispatch of Base Band Algorithms 29 Algorithm Flow in DSP 32 Design of Multitask Software Frameword Based On DSP/BIOS 34 Brief Introduction of Realtime Multitask Operating System and DSP/BIOS 34 Design method of software Based on DSP/BIOS 36 Software Frameword in Transmitting DSP 36 Software Frameword in Receiving DSP 39 Brief Summary 424 Reasearch of Algorithm Reducing the PAPR in CR Experimental System 43 Brief Introduction of PAPR Problem of OFDM Signal 43 Definition of PAPR 43 Statistical Properties of PAPR of OFDM Signal 44 Impact to CR Experimental System Caused by High PAPR 45 Common Algorithms Reducing the PAPR of OFDM signal 47 Signal Distortion Techniques 47 Coding Techniques 48 Probability Techniques 48 Improved Clipping Algorithm Reducing PAPR of OFDM signal 49 Basic Idea of Clipping Algorithm 49 Improved Clipping Algorithm 50 Selection of Parameters in Improved Clipping Algorithm 52 Simulation Result of Improved Clipping Algorithm 53 Implementation of the Improved Clipping Algorithm in CR Experimental System 54 Brief Summary 565 Testing and Debugging of Hardware and Software Framework in CR Terminals 57 Debugging of Hardware in CR Terminals 57 Debugging of Power Module 57 Debugging of Clock Module 59 Signal Integrity Testing of High Speed Digital Signals 61 Debugging of Software Framework in CR Terminals 62 Configurating the Underlying Hardware 62 Interface of All Algorithm modules 63 Timing and Realtime Properties of All Algorithm Tasks 64 Brief Summary 646 Conclusions and Suggestions 65 Conclusions 65 Suggestions 65Acknowledgements 66References 67Appendice 69Achievements 70Declaration1 緒論1 緒論無線通信從出現(xiàn)到現(xiàn)在短短幾十年時(shí)間，歷經(jīng)幾代變革，到現(xiàn)在呈現(xiàn)多種無線通信系統(tǒng)共同發(fā)展的態(tài)勢(shì)。在此背景下，認(rèn)知無線電技術(shù)被提出用于提高頻譜利用率，解決不斷增長的頻譜資源需求與當(dāng)前效率低下的頻譜管理方式之間的矛盾。目前國際上開展的CR研究大多采用類似的簡化定義。美國國防部高級(jí)研究計(jì)劃署(DARPA)資助的下一代無線通信(XG)項(xiàng)目設(shè)計(jì)了自適應(yīng)頻譜系統(tǒng)原型，項(xiàng)目組基于該系統(tǒng)原型完成了在不干擾授權(quán)用戶的前提下使用空閑的頻段進(jìn)行通信的實(shí)驗(yàn)，實(shí)驗(yàn)結(jié)果表明頻譜的利用率可以比現(xiàn)有水平提高10倍[7]。仿真平臺(tái)基帶模塊使用5塊FPGA (Field Programmable Gate Array, 現(xiàn)場(chǎng)可編程門陣列器件)，每個(gè)FPGA支持4路射頻數(shù)據(jù)輸入，基于該仿真平臺(tái)可以完成CR系統(tǒng)的頻譜感知等物理層和網(wǎng)絡(luò)層算法實(shí)驗(yàn)。目前國內(nèi)各高校研究機(jī)構(gòu)對(duì)CR技術(shù)的研究課題主要集中于CR系統(tǒng)中的合作及跨層設(shè)計(jì)技術(shù)、空間信號(hào)檢測(cè)和分析、QoS保證機(jī)制和認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)研制等方面。項(xiàng)目組前期在借鑒軟件定義無線電架構(gòu)及IEEE相關(guān)標(biāo)準(zhǔn)的基礎(chǔ)上，在電視UHF頻段實(shí)現(xiàn)了第一版認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)。為了進(jìn)一步驗(yàn)證認(rèn)知無線電系統(tǒng)實(shí)現(xiàn)可能性，項(xiàng)目組設(shè)計(jì)了第二版認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)。實(shí)驗(yàn)網(wǎng)絡(luò)由多個(gè)小區(qū)組成，每個(gè)小區(qū)覆蓋范圍為300m，每個(gè)小區(qū)包括一個(gè)認(rèn)知無線電中心控制節(jié)點(diǎn)、若干認(rèn)知無線電用戶(認(rèn)知用戶終端)、一個(gè)電視信號(hào)發(fā)射機(jī)(TV信號(hào)發(fā)射塔，可能位于小區(qū)外部，但覆蓋各個(gè)小區(qū))和若干電視信號(hào)接收機(jī)(TV信號(hào)接收機(jī))。第一版和第二版實(shí)驗(yàn)系統(tǒng)工作參數(shù)對(duì)比如表 11所示。在表 12中，對(duì)應(yīng)室內(nèi)環(huán)境，最大時(shí)延擴(kuò)展小，多徑影響較弱，設(shè)計(jì)使用較少的子載波數(shù)，以降低OFDM調(diào)制解調(diào)算法的復(fù)雜度和減小OFDM信號(hào)峰均功率比對(duì)實(shí)驗(yàn)系統(tǒng)誤碼性能的影響。圖 12 信令幀結(jié)構(gòu)兩個(gè)認(rèn)知用戶間使用業(yè)務(wù)信道和數(shù)據(jù)幀進(jìn)行數(shù)據(jù)傳輸。第二層復(fù)幀是實(shí)驗(yàn)系統(tǒng)終端DSP數(shù)據(jù)處理的基本單元，1個(gè)復(fù)幀由16個(gè)OFDM幀組成，長度為200us/800us(對(duì)應(yīng)N=64/N=256)。論文完成主要的工作如下：1） 閱讀認(rèn)知無線電相關(guān)文獻(xiàn)和資料，深入了解認(rèn)知無線電發(fā)展歷史和研究前沿。完成終端基帶模塊、中頻模塊的原理圖設(shè)計(jì)、PCB圖設(shè)計(jì)，參與射頻模塊選型和調(diào)試。6） 從理論上分析研究了OFDM信號(hào)高峰均比問題對(duì)認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)的影響。對(duì)實(shí)驗(yàn)系統(tǒng)終端的硬件平臺(tái)設(shè)計(jì)方案按基帶、中頻、射頻的順序詳細(xì)展開闡述。第六章是對(duì)論文工作的總結(jié)和展望。圖 21 常用的SDR系統(tǒng)結(jié)構(gòu)框圖借鑒圖 21的SDR系統(tǒng)結(jié)構(gòu)，認(rèn)知無線電實(shí)驗(yàn)系統(tǒng)終端采用數(shù)字化中頻方案，將終端劃分為主控模塊、基帶處理模塊、中頻模塊和射頻模塊，如圖 22所示。中頻模塊分為中頻發(fā)送模塊、中頻接收模塊和中頻檢測(cè)模塊，中頻模塊包括了數(shù)字上/下變頻器，高速的AD、DA器件以及模擬中頻電路。實(shí)驗(yàn)系統(tǒng)終端采用全雙工工作方式，并且實(shí)時(shí)檢測(cè)頻譜空穴和授權(quán)用戶；算法任務(wù)非常復(fù)雜，而各種算法任務(wù)基本上都在基帶母板上實(shí)現(xiàn)。三個(gè)通道的DSP分別配備有FLASH芯片用于存放啟動(dòng)配置代碼，接收通道和檢測(cè)通道DSP配備32MB容量的SDRAM芯片用于緩存算法處理過程的中間數(shù)據(jù)。TMS320C6416TGLZ7主要特點(diǎn)如下：最高工作頻率：720MHz；8級(jí)流水線，最高執(zhí)行指令速度為5760MIPS；內(nèi)置兩個(gè)硬件乘法器，每個(gè)時(shí)鐘周期完成4個(gè)16bit的乘法運(yùn)算；16KByte數(shù)據(jù)和16KByte指令高速緩存；1MByte可配置片內(nèi)RAM；支持EMIF/ HPI/ GPIO/ McBSP等多種外部通信接口；。 硬件接口設(shè)計(jì)1） DSP與主控模塊ARM的接口DSP與主控模塊ARM的接口設(shè)計(jì)如圖 24所示。實(shí)驗(yàn)系統(tǒng)將基帶處理模塊三個(gè)DSP的HPI口連在一起，復(fù)用32bits的數(shù)據(jù)總線；當(dāng)ARM發(fā)起通信時(shí)，通過片選信號(hào)HCS選通DSP進(jìn)行數(shù)據(jù)傳輸，HSTROBE信號(hào)由HCS信號(hào)、HCNTL0信號(hào)和HCNTL1信號(hào)的異或組合邏輯輸出得到，用于鎖存信號(hào)；當(dāng)DSP發(fā)起數(shù)據(jù)通信時(shí)，通過外部中斷HINT向ARM請(qǐng)求中斷，等待ARM響應(yīng)中斷后進(jìn)行數(shù)據(jù)傳輸。設(shè)計(jì)中，因?yàn)镕PGA和DSP之間的數(shù)據(jù)流傳輸是突發(fā)性的，因此將EMIFB接口設(shè)計(jì)為異步數(shù)據(jù)接口，接口時(shí)鐘由DSP的CPU時(shí)鐘分頻后提供；FPGA使用FIFO作異步通信的數(shù)據(jù)緩存，F(xiàn)IFO的讀寫時(shí)鐘由DSP的EMIFB接口時(shí)鐘提供。圖 26 DSP與FPGA的接口圖 27 DSP與FPGA接口(EMIFB接口)時(shí)序圖3） FPGA與發(fā)送擴(kuò)展子板接口FPGA實(shí)現(xiàn)了發(fā)送DSP到中頻發(fā)送子板的數(shù)據(jù)緩存；發(fā)送DSP首先通過EMIFB接口將數(shù)據(jù)傳輸?shù)紽PGA，F(xiàn)PGA再將緩存的數(shù)據(jù)傳輸至中頻發(fā)送子板完成數(shù)字上變頻處理。發(fā)送DSP的EMIFB口數(shù)據(jù)寫入受DSP2_CE2和DSP2_nWE信號(hào)的控制，異步地將數(shù)據(jù)寫入FPGA的FIFO中，然后AD9857和時(shí)鐘PDCLK同步地將數(shù)據(jù)從FIFO讀出。圖 210 使用FIFO實(shí)現(xiàn)中頻接收子板到接收DSP數(shù)據(jù)緩存圖 211 基帶處理母板到中頻接收子板數(shù)據(jù)接口時(shí)序圖中頻接收子板將下變頻后的基帶數(shù)據(jù)同步地傳輸?shù)紽PGA，同步時(shí)鐘由下變頻器件提供；FPGA對(duì)數(shù)據(jù)進(jìn)行緩存，再通過EMIFB異步接口將緩存數(shù)據(jù)傳輸至接收DSP做基帶的算法任務(wù)處理。5） FPGA與頻譜檢測(cè)子板接口和FPGA與接收子板的接口的功能和結(jié)構(gòu)相同。表 21 基帶母板主要器件功耗