【正文】 線電架構的的標準化、模塊化通用CR實驗系統(tǒng)。接著論文介紹CR實驗系統(tǒng)終端軟件框架設計與實現(xiàn)?；趯嶒炏到y(tǒng)終端的組網(wǎng)實驗以及認知無線電算法驗證實驗正在逐步開展，基本實現(xiàn)了CR實驗系統(tǒng)終端的設計目標。 Improved clipping algorithmTYPE OF THESIS: Applied Research目 錄緒論目 錄1 緒論 1 認知無線電研究現(xiàn)狀 1 課題背景及認知無線電實驗系統(tǒng)概述 2 論文的主要工作和內容安排 52 認知無線電實驗系統(tǒng)終端的硬件設計與實現(xiàn) 7 基于軟件定義無線電的實驗系統(tǒng)終端硬件架構設計 7 基帶處理母板硬件電路設計與實現(xiàn) 8 主要芯片選型分析 9 硬件接口設計 9 硬件電路實現(xiàn) 13 中頻子板電路設計與實現(xiàn) 21 中頻發(fā)送子板 21 中頻接收/檢測子板 24 射頻模塊選型 28 本章小結 283 認知無線電實驗系統(tǒng)終端軟件框架設計與實現(xiàn) 29 認知無線電實驗系統(tǒng)終端算法任務流程 29 基帶算法任務分配 29 DSP算法流程設計 32 基于DSP/BIOS的多任務程序框架設計 34 實時多任務系統(tǒng)及DSP/BIOS簡介 34 基于DSP/BIOS的程序設計方法 36 發(fā)送DSP實時多任務程序框架設計 36 接收DSP實時多任務程序框架設計 39 本章小結 424 認知無線電實驗系統(tǒng)降低信號峰均功率比算法的研究與實現(xiàn) 43 OFDM傳輸技術的峰均功率比問題 43 峰均功率比定義 43 OFDM信號峰均功率比統(tǒng)計規(guī)律 44 高峰均功率比對認知無線電系統(tǒng)造成的影響 45 常見的降低信號峰均功率比算法比較 47 信號預畸變技術 47 編碼類技術 48 概率類技術 48 改進限幅濾波算法降低OFDM信號峰均功率比 49 限幅算法思想 49 改進限幅算法 50 改進限幅算法參數(shù)的選擇 52 改進限幅算法仿真結果 53 改進限幅算法在認知無線電實驗系統(tǒng)中的實現(xiàn) 54 本章小結 565 認知無線電終端的硬件和軟件框架測試 57 認知無線電實驗系統(tǒng)終端硬件測試 57 電源模塊測試 57 時鐘信號測試 59 高速數(shù)字信號傳輸?shù)男盘柾暾詼y試 61 認知無線電實驗系統(tǒng)軟件框架測試 62 底層硬件配置測試 62 各算法模塊間的接口測試 63 任務時序和算法實時性測試 64 本章小結 646 結論與展望 65 工作總結 65 后續(xù)工作及展望 65致 謝 66參考文獻 67附 錄 認知無線電實驗系統(tǒng)終端實物圖 69攻讀學位期間取得的研究成果 70聲明CONTENTS緒論CONTENTS1 Preface 1 Reasearch Status of Cognitive Radio 1 Thesis Background and Brief Introduction of CR Experimental System 2 Main work and the Arrangement of Contents 52 Design and Implementation of Hardware in CR Terminals 7 Design of Hardware Framework Based On SDF 7 Circuit Design of the Base Band Processing Board 8 Selection of the Key Devices 9 Circuit Design of Interface 9 Circuit Implementation 13 Circuit Design and Implementation of the IF Boards 21 IF Transmitter Board 21 IF Receiver Board 24 Selection of RadioFrequency Module 28 Brief Summary 283 Design and Implementation of the Software Framework in CR Terminals 29 Algorithm Flow in CR Terminals 29 Dispatch of Base Band Algorithms 29 Algorithm Flow in DSP 32 Design of Multitask Software Frameword Based On DSP/BIOS 34 Brief Introduction of Realtime Multitask Operating System and DSP/BIOS 34 Design method of software Based on DSP/BIOS 36 Software Frameword in Transmitting DSP 36 Software Frameword in Receiving DSP 39 Brief Summary 424 Reasearch of Algorithm Reducing the PAPR in CR Experimental System 43 Brief Introduction of PAPR Problem of OFDM Signal 43 Definition of PAPR 43 Statistical Properties of PAPR of OFDM Signal 44 Impact to CR Experimental System Caused by High PAPR 45 Common Algorithms Reducing the PAPR of OFDM signal 47 Signal Distortion Techniques 47 Coding Techniques 48 Probability Techniques 48 Improved Clipping Algorithm Reducing PAPR of OFDM signal 49 Basic Idea of Clipping Algorithm 49 Improved Clipping Algorithm 50 Selection of Parameters in Improved Clipping Algorithm 52 Simulation Result of Improved Clipping Algorithm 53 Implementation of the Improved Clipping Algorithm in CR Experimental System 54 Brief Summary 565 Testing and Debugging of Hardware and Software Framework in CR Terminals 57 Debugging of Hardware in CR Terminals 57 Debugging of Power Module 57 Debugging of Clock Module 59 Signal Integrity Testing of High Speed Digital Signals 61 Debugging of Software Framework in CR Terminals 62 Configurating the Underlying Hardware 62 Interface of All Algorithm modules 63 Timing and Realtime Properties of All Algorithm Tasks 64 Brief Summary 646 Conclusions and Suggestions 65 Conclusions 65 Suggestions 65Acknowledgements 66References 67Appendice 69Achievements 70Declaration1 緒論1 緒論無線通信從出現(xiàn)到現(xiàn)在短短幾十年時間，歷經(jīng)幾代變革，到現(xiàn)在呈現(xiàn)多種無線通信系統(tǒng)共同發(fā)展的態(tài)勢。在此背景下，認知無線電技術被提出用于提高頻譜利用率，解決不斷增長的頻譜資源需求與當前效率低下的頻譜管理方式之間的矛盾。目前國際上開展的CR研究大多采用類似的簡化定義。美國國防部高級研究計劃署(DARPA)資助的下一代無線通信(XG)項目設計了自適應頻譜系統(tǒng)原型，項目組基于該系統(tǒng)原型完成了在不干擾授權用戶的前提下使用空閑的頻段進行通信的實驗，實驗結果表明頻譜的利用率可以比現(xiàn)有水平提高10倍[7]。仿真平臺基帶模塊使用5塊FPGA (Field Programmable Gate Array, 現(xiàn)場可編程門陣列器件)，每個FPGA支持4路射頻數(shù)據(jù)輸入，基于該仿真平臺可以完成CR系統(tǒng)的頻譜感知等物理層和網(wǎng)絡層算法實驗。目前國內各高校研究機構對CR技術的研究課題主要集中于CR系統(tǒng)中的合作及跨層設計技術、空間信號檢測和分析、QoS保證機制和認知無線電實驗系統(tǒng)研制等方面。項目組前期在借鑒軟件定義無線電架構及IEEE相關標準的基礎上，在電視UHF頻段實現(xiàn)了第一版認知無線電實驗系統(tǒng)。為了進一步驗證認知無線電系統(tǒng)實現(xiàn)可能性，項目組設計了第二版認知無線電實驗系統(tǒng)。實驗網(wǎng)絡由多個小區(qū)組成，每個小區(qū)覆蓋范圍為300m，每個小區(qū)包括一個認知無線電中心控制節(jié)點、若干認知無線電用戶(認知用戶終端)、一個電視信號發(fā)射機(TV信號發(fā)射塔，可能位于小區(qū)外部，但覆蓋各個小區(qū))和若干電視信號接收機(TV信號接收機)。第一版和第二版實驗系統(tǒng)工作參數(shù)對比如表 11所示。在表 12中，對應室內環(huán)境，最大時延擴展小，多徑影響較弱，設計使用較少的子載波數(shù)，以降低OFDM調制解調算法的復雜度和減小OFDM信號峰均功率比對實驗系統(tǒng)誤碼性能的影響。圖 12 信令幀結構兩個認知用戶間使用業(yè)務信道和數(shù)據(jù)幀進行數(shù)據(jù)傳輸。第二層復幀是實驗系統(tǒng)終端DSP數(shù)據(jù)處理的基本單元，1個復幀由16個OFDM幀組成，長度為200us/800us(對應N=64/N=256)。論文完成主要的工作如下：1） 閱讀認知無線電相關文獻和資料，深入了解認知無線電發(fā)展歷史和研究前沿。完成終端基帶模塊、中頻模塊的原理圖設計、PCB圖設計，參與射頻模塊選型和調試。6） 從理論上分析研究了OFDM信號高峰均比問題對認知無線電實驗系統(tǒng)的影響。對實驗系統(tǒng)終端的硬件平臺設計方案按基帶、中頻、射頻的順序詳細展開闡述。第六章是對論文工作的總結和展望。圖 21 常用的SDR系統(tǒng)結構框圖借鑒圖 21的SDR系統(tǒng)結構，認知無線電實驗系統(tǒng)終端采用數(shù)字化中頻方案，將終端劃分為主控模塊、基帶處理模塊、中頻模塊和射頻模塊，如圖 22所示。中頻模塊分為中頻發(fā)送模塊、中頻接收模塊和中頻檢測模塊，中頻模塊包括了數(shù)字上/下變頻器，高速的AD、DA器件以及模擬中頻電路。實驗系統(tǒng)終端采用全雙工工作方式，并且實時檢測頻譜空穴和授權用戶；算法任務非常復雜，而各種算法任務基本上都在基帶母板上實現(xiàn)。三個通道的DSP分別配備有FLASH芯片用于存放啟動配置代碼，接收通道和檢測通道DSP配備32MB容量的SDRAM芯片用于緩存算法處理過程的中間數(shù)據(jù)。TMS320C6416TGLZ7主要特點如下：最高工作頻率：720MHz；8級流水線，最高執(zhí)行指令速度為5760MIPS；內置兩個硬件乘法器，每個時鐘周期完成4個16bit的乘法運算；16KByte數(shù)據(jù)和16KByte指令高速緩存；1MByte可配置片內RAM；支持EMIF/ HPI/ GPIO/ McBSP等多種外部通信接口；。 硬件接口設計1） DSP與主控模塊ARM的接口DSP與主控模塊ARM的接口設計如圖 24所示。實驗系統(tǒng)將基帶處理模塊三個DSP的HPI口連在一起，復用32bits的數(shù)據(jù)總線；當ARM發(fā)起通信時，通過片選信號HCS選通DSP進行數(shù)據(jù)傳輸，HSTROBE信號由HCS信號、HCNTL0信號和HCNTL1信號的異或組合邏輯輸出得到，用于鎖存信號；當DSP發(fā)起數(shù)據(jù)通信時，通過外部中斷HINT向ARM請求中斷，等待ARM響應中斷后進行數(shù)據(jù)傳輸。設計中，因為FPGA和DSP之間的數(shù)據(jù)流傳輸是突發(fā)性的，因此將EMIFB接口設計為異步數(shù)據(jù)接口，接口時鐘由DSP的CPU時鐘分頻后提供；FPGA使用FIFO作異步通信的數(shù)據(jù)緩存，F(xiàn)IFO的讀寫時鐘由DSP的EMIFB接口時鐘提供。圖 26 DSP與FPGA的接口圖 27 DSP與FPGA接口(EMIFB接口)時序圖3） FPGA與發(fā)送擴展子板接口FPGA實現(xiàn)了發(fā)送DSP到中頻發(fā)送子板的數(shù)據(jù)緩存；發(fā)送DSP首先通過EMIFB接口將數(shù)據(jù)傳輸?shù)紽PGA，F(xiàn)PGA再將緩存的數(shù)據(jù)傳輸至中頻發(fā)送子板完成數(shù)字上變頻處理。發(fā)送DSP的EMIFB口數(shù)據(jù)寫入受DSP2_CE2和DSP2_nWE信號的控制，異步地將數(shù)據(jù)寫入FPGA的FIFO中，然后AD9857和時鐘PDCLK同步地將數(shù)據(jù)從FIFO讀出。圖 210 使用FIFO實現(xiàn)中頻接收子板到接收DSP數(shù)據(jù)緩存圖 211 基帶處理母板到中頻接收子板數(shù)據(jù)接口時序圖中頻接收子板將下變頻后的基帶數(shù)據(jù)同步地傳輸?shù)紽PGA，同步時鐘由下變頻器件提供；FPGA對數(shù)據(jù)進行緩存，再通過EMIFB異步接口將緩存數(shù)據(jù)傳輸至接收DSP做基帶的算法任務處理。5） FPGA與頻譜檢測子板接口和FPGA與接收子板的接口的功能和結構相同。表 21 基帶母板主要器件功耗