【正文】 d to as the micro engine.This paper mainly studies the design and implementation of micro engine in network processor. The first analysis of network processor and four types of micro engine in network processor, and the micro engine design technology for the related research. Then the micro engine is designed and realized from aspects of instruction set design, micro engine structure design, and pipeline design. Finally, this paper uses the UVM verification platform to validate the function of micro engine. Coverage statistics is finished by using manually adding excitation and random excitation. Performance evaluation of the design mainly includes the FPGA hardware overhead evaluation and ASIC hardware overhead evaluation, and from the application of network processor verification environment, which is running the IPv4 forwarding works from the aspects of throughput and packet loss rate to evaluate the performance. Micro engine evaluation results show that the design meets the Gigabit forwarding speed, and ply with the design requirements of network processor of the area and power main content and innovation are as follows:1. This miro engine uses a 73 bits special instruction with the general instruction set, adding a small term operation instruction Minterm,size parison instruction SetMaxMin, memory reading and writting instructions and other instructions designed to deal with the micro engine packet instructions are very suitable for the micro engine of network processor accessing external data and data puting requirements.2. UVM verification methodology is used to write testbench of the micro engine in network processor， which has efficiently verified RTLlevel code of micro engine，and the functional verication of designed micro engine is the verication platform is built with UVC solution and module design is reasonable, high reusability, which can be used to provide a template for other processors validation.3. In this thesis the hardware overhead and performance of designed micro engine contians four processing units, and each processing unit takes about 38000 LUTs of 4 inputs, and operating frequency can reach . For the cost of assessment of ASIC, using TMSC65nm cell library of layout synthesis, micro engine processing unit operating frequency is 714 MHz, the area is , the total power consumption is , which has met the requirements of the design of P1600 network processor. Keywords: Network Processor, Micro Engine, Instructions Set, Testbench, Performance Evaluation目錄目 錄摘 要 IAbstrat II目 錄 IV圖表清單 VI第1章 緒論 1 研究背景和意義 1 國內(nèi)外研究和發(fā)展現(xiàn)狀 2 論文的研究內(nèi)容和結(jié)構(gòu)安排 3第2章 網(wǎng)絡(luò)處理器微引擎研究 5 網(wǎng)絡(luò)處理器及微引擎分析 5 P1600網(wǎng)絡(luò)處理器介紹 6 解析微引擎 7 搜索微引擎 8 轉(zhuǎn)發(fā)微引擎 9 修改微引擎 10 網(wǎng)絡(luò)處理器微引擎設(shè)計(jì)技術(shù)研究 11 微引擎處理單元架構(gòu) 11 微引擎指令集架構(gòu) 12 微引擎并行技術(shù) 12 本章小結(jié) 13第3章 轉(zhuǎn)發(fā)微引擎設(shè)計(jì)與實(shí)現(xiàn) 15 指令集設(shè)計(jì) 15 專用指令集 15 尋址方式 18 寄存器模型 19 微引擎結(jié)構(gòu)設(shè)計(jì) 19 微引擎結(jié)構(gòu)描述 19 微引擎功能模塊設(shè)計(jì) 20 微引擎流水線設(shè)計(jì) 26 流水線結(jié)構(gòu)設(shè)計(jì) 26 流水線相關(guān)部件設(shè)計(jì) 27 微引擎設(shè)計(jì)實(shí)現(xiàn)方法 33 本章小結(jié) 33第4章 微引擎設(shè)計(jì)驗(yàn)證和性能分析 35 微引擎功能驗(yàn)證 35 驗(yàn)證策略和方法 35 驗(yàn)證環(huán)境 38 驗(yàn)證過程和結(jié)果 42 微引擎性能評估 45 評估策略和方法 45 硬件開銷評估 45 應(yīng)用性能分析 51 本章小結(jié) 53第5章 總結(jié)與展望 54 工作總結(jié) 54 工作展望 54參考文獻(xiàn) 56在學(xué)期間發(fā)表的學(xué)術(shù)論文及取得的研究成果 58致 謝 59附 錄 60圖表清單圖表清單 5 6 P1600網(wǎng)絡(luò)處理器結(jié)構(gòu)框圖...............................................................................7 8 Search1微引擎組織結(jié)構(gòu) 9 Search2微引擎組織結(jié)構(gòu) 9 10 11 13............................................................................... 21 21 ALU執(zhí)行單元原理圖 22 Minterm運(yùn)算示意圖 23 MAX運(yùn)算單元 24 PRI_ENC運(yùn)算單元 25 26 27 P0級接口信號圖 28 P1級接口信號圖 28 P1級取指令原理圖 29 P2級A操作數(shù)譯碼原理圖 30 P2級取A操作數(shù)原理圖 31 P2級分支執(zhí)行原理圖 32 36 UVM與數(shù)字電路設(shè)計(jì) 37 UVC解決方案 38 39 40 MOV指令功能覆蓋率統(tǒng)計(jì) 42 42 43 45 JMP指令功能仿真結(jié)果 44 SetMaxMin指令功能仿真結(jié)果 44 FPGA Performance Summary 46 FPGA關(guān)鍵路徑報(bào)告 46 Design Compiler綜合流程 49 ASIC綜合關(guān)鍵路徑報(bào)告 51 FPGA硬件平臺照片 52 15 19 43 FPGA各模塊資源占用情況 47 52 52 緒論第1章 緒 論 研究背景和意義當(dāng)計(jì)算機(jī)網(wǎng)絡(luò)發(fā)展到高速網(wǎng)絡(luò)技術(shù)階段，有了光纖媒介的廣泛使用和傳輸技術(shù)的巨大進(jìn)步，人們對網(wǎng)絡(luò)帶寬的需求也越來越大，中間網(wǎng)絡(luò)處理設(shè)備逐漸成為了網(wǎng)絡(luò)系統(tǒng)的瓶頸，因此人們需要處理速度更快的網(wǎng)絡(luò)設(shè)備。同時(shí)，采用UVC解決方案搭建的驗(yàn)證平臺模塊設(shè)計(jì)合理、可重用性高，可為其他處理器驗(yàn)證工作提供模板。對于設(shè)計(jì)的性能評估主要包括硬件部分的FPGA開銷評估和ASIC開銷評估，以及借助于網(wǎng)絡(luò)處理器應(yīng)用驗(yàn)證環(huán)境，即運(yùn)行IPv4轉(zhuǎn)發(fā)測試從吞吐率和丟包率方面進(jìn)行性能評估。網(wǎng)絡(luò)處理器是一種專門應(yīng)用于網(wǎng)絡(luò)系統(tǒng)的微處理器，通常采用多核多線程結(jié)構(gòu)，集合了高速度、低功耗和可編程的優(yōu)點(diǎn)，通過專用協(xié)處理單元的使用可為設(shè)計(jì)人員提供更大的自由。作者簽名： 日期： 年 月 日學(xué)位論文使用授權(quán)本人完全了解填寫培養(yǎng)單位名稱有關(guān)保留和使用學(xué)位論文的規(guī)定，本人在攻讀學(xué)位期間論文工作的知識產(chǎn)權(quán)單位屬于填寫培養(yǎng)單位名稱。中圖分類號： 密 級： 學(xué)科分類號： 論文編號：碩士學(xué)位論文 網(wǎng)絡(luò)處理器中微引擎的設(shè)計(jì)與實(shí)現(xiàn)研究生姓名 張琦 學(xué)科專業(yè) 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu) 研究方向 數(shù)字系統(tǒng)設(shè)計(jì) 指導(dǎo)教師 章建雄 研究員級高工培養(yǎng)單位 中國電子科技集團(tuán)公司第三十二研究所電子科學(xué)研究院二О一三年十二月二十五日學(xué)位論文獨(dú)創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果。培養(yǎng)單位和學(xué)位授予單位有權(quán)保留并向國家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱，可以將學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存、匯編學(xué)位論文。網(wǎng)絡(luò)處理器一般都集成了多個RISC處理器來滿足高性能線速處理要求，這些處理器專門針對網(wǎng)絡(luò)協(xié)議處理而優(yōu)化設(shè)計(jì)，通常被稱之為微引擎。評估結(jié)果表明設(shè)計(jì)的微引擎滿足萬兆的轉(zhuǎn)發(fā)速度，符合網(wǎng)絡(luò)處理器的芯片面積、功耗等設(shè)計(jì)要求。3) 對所設(shè)計(jì)微引擎的硬件開銷和性能進(jìn)行了評估。此外，新的網(wǎng)絡(luò)業(yè)務(wù)不斷涌現(xiàn)和應(yīng)用范圍的不斷擴(kuò)大，中間網(wǎng)絡(luò)設(shè)備需要處理更加復(fù)雜的協(xié)議，因此必須具有很好的靈活性和適應(yīng)性，并針對不同客戶提供差異化的服務(wù)質(zhì)量（QoS）保障。網(wǎng)絡(luò)處理器的出現(xiàn)建立了網(wǎng)絡(luò)系統(tǒng)的硬件平臺，它通過軟件升級來滿足日益增長的功能需求，給網(wǎng)絡(luò)處理技術(shù)的發(fā)展提供了一個開放舞臺，因而具有非常重要的意義。微引擎一般采用流水線技術(shù)和并行執(zhí)行的多處理單元組織機(jī)制，利用專用硬件與專用指令處理特定協(xié)議操作，降低延遲提高處理速度。尤其是最近的“棱鏡門”事件充分暴露了國家信息安全的重要性和緊迫性，因此關(guān)于這方面的研究與應(yīng)用工作必須及早開始。網(wǎng)絡(luò)設(shè)備是以GPP為硬件基礎(chǔ)，并在通用操作系統(tǒng)上運(yùn)行相關(guān)軟件，所以功能較為靈活，但由于性能較低已無法適應(yīng)日益增長的網(wǎng)絡(luò)數(shù)據(jù)處理要求。通常ASIC網(wǎng)絡(luò)設(shè)備需要結(jié)合RISC處理器來獲取高性能。而網(wǎng)絡(luò)處理器由于具有高性能、高度靈活性和高性價(jià)比以及上市時(shí)間短等優(yōu)點(diǎn)，成為了當(dāng)今以及未來的主流發(fā)展方向 。目前市場份額較大的網(wǎng)絡(luò)處理器開發(fā)商有 AMCC、IBM、Intel 、Broad等，推出的典型產(chǎn)品有Marvell(Intel)公司的IXP24xx系列網(wǎng)絡(luò)處理器、Hifn(IBM)的NP3G4S網(wǎng)絡(luò)處理器和Cisco公司的ToasterZ網(wǎng)絡(luò)處理器等。2000年華為就率先在推出的NE40系列和NE80系列核心路由器產(chǎn)品上使用網(wǎng)絡(luò)處理器，并取得不錯的市場份額。然后分析了國內(nèi)外的研究和發(fā)展現(xiàn)狀，并簡單介紹了本文的研究內(nèi)容和論文的主要章節(jié)安排。第四章，針對第三章設(shè)計(jì)的微引擎，設(shè)計(jì)了UVM驗(yàn)證平臺進(jìn)行了驗(yàn)證和分析。其拓?fù)浣Y(jié)構(gòu)可以分成如下三種：1） 串行流水處理模式。2） 并行多處理模式。3） 混合模式?？删幊痰奈⒁婧瓦@些任務(wù)一一對應(yīng)，相當(dāng)快速地執(zhí)行各自的任務(wù)。 系統(tǒng)結(jié)構(gòu)框圖12 P1600網(wǎng)絡(luò)處理器介紹網(wǎng)絡(luò)處理器芯片主要特性包括：1） 單芯片、可編程、20Gbps吞吐量網(wǎng)絡(luò)處理器；2） Line card、service card和pizza box應(yīng)用；3） 處理靈活，帶可編程的數(shù)據(jù)包分析、分類、修改和轉(zhuǎn)發(fā)；4） Ingress流量管理和egress流量管理，帶等級化調(diào)度(流量管理)；5） 嵌入式搜索引擎，減少外部搜索協(xié)處理器的需要；6） 2個10Gbps以太網(wǎng)端口分別連接Link和Fabric，帶集成的MAC。功能模塊主要分為3個部分：1） 深色部分為接口和內(nèi)存管理模塊，負(fù)責(zé)數(shù)據(jù)包的XGMII接口、幀存儲和描述符管理、PC