【正文】 計(jì)。這種設(shè)計(jì)方法優(yōu)點(diǎn)是很明顯的,因?yàn)樗且环N層次設(shè)計(jì)電路,一般電路的子模塊都是按照結(jié)構(gòu)或功能劃分,因此這種電路層次清楚,結(jié)構(gòu)明確,便于多人合作開發(fā),同時設(shè)計(jì)文件易于存檔,易于交流。從一個仿真工具移植到另一個仿真工具,從一個綜合工具移植到另一個綜合工具,從一個工作平臺移植到另一個工作平臺。對于同一個設(shè)計(jì)描述,可以采用多種不同器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。VHDL語言的主要特點(diǎn)是：①功能強(qiáng)大,靈活性高：VHDL語言是一種功能強(qiáng)大的語言結(jié)構(gòu),可用簡潔明確的代碼來進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)。一些EDA專家預(yù)言,未來的大系統(tǒng)的FPGA設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與IP核(CORE)的拼裝,其設(shè)計(jì)周期僅以小時計(jì)。這無疑是高技術(shù)為我們的學(xué)習(xí)提供了捷徑,站在巨人的肩膀當(dāng)然能更快地獲得成功。單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)對于行家里手來說是十分簡單的事。目前,FPGA的可選擇范圍很大,可根據(jù)不同的應(yīng)用選用不同容量的芯片,如Lattice的ispLSI和AMD公司的MACH,最小芯片的等效邏輯門為1000門,最大達(dá)數(shù)十萬門。FPGA的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中,從而大大縮小了體積,易于管理和屏蔽。但物理機(jī)制卻像一片74LS164那樣純屬硬件電路,十分可靠。它無須編程高壓,在TTL電平下隨時可進(jìn)行在線編程,并可進(jìn)行所謂菊花鏈?zhǔn)蕉嗥芯幊獭?可編程邏輯控件FPGA本設(shè)計(jì)中選用FPGA,主要是因?yàn)樗c傳統(tǒng)的MCU相比有以下幾個方面的優(yōu)點(diǎn)：①編程方式簡便先進(jìn)。把以前“電路設(shè)計(jì)+硬件搭試+調(diào)試焊接”轉(zhuǎn)化為“功能設(shè)計(jì)+軟件模擬+仿真下載”。目錄第1章 緒論 2 研究背景 2 可編程邏輯控件FPGA 2 開發(fā)語言VHDL 4 開發(fā)環(huán)境MAX+PLUSⅡ 5 研究思路及主要工作 5第2章 系統(tǒng)設(shè)計(jì) 6 系統(tǒng)原理 6 音調(diào)的控制 7 音長的控制 7 系統(tǒng)結(jié)構(gòu) 8第三章 各模塊設(shè)計(jì)與仿真 8 定制音符數(shù)據(jù) 8 8+PLUSⅡ下定制的LPM_ROM 10 音符數(shù)據(jù)地址發(fā)生器模塊NOTETABS 11 預(yù)置數(shù)查表電路模塊TONETABA 12 發(fā)聲頻率產(chǎn)生模塊SPEAKERA 13 14第四章 硬件測試 15第五章 結(jié)束語 15參考文獻(xiàn) 17附錄 18致謝 24第1章 緒論 研究背景隨著電子技術(shù)的飛速發(fā)展，微電子技術(shù)的進(jìn)步主要表現(xiàn)在大規(guī)模集成電路加工技術(shù)即半導(dǎo)體工藝技術(shù)的發(fā)展上，使得本征半導(dǎo)體的工藝水平的線寬已經(jīng)達(dá)到了60nm，并在不斷地縮小，面在硅片單位面積上，集成了更多的晶體管。利用EDA 開發(fā)平臺，采用可編程邏輯器件CPLD／FPGA 使硬件的功能可通過編程來實(shí)現(xiàn)，這種新的基于芯片的設(shè)計(jì)方法能夠使設(shè)計(jì)者有更多機(jī)會充分發(fā)揮創(chuàng)造性思維，實(shí)現(xiàn)多種復(fù)雜數(shù)字邏輯系統(tǒng)的功能，將原來由電路板設(shè)計(jì)完成的工作放到芯片的設(shè)計(jì)中進(jìn)行，減少了連線和體積，提高了集成度，降低了干擾，大大減輕了電路設(shè)計(jì)和PCB設(shè)計(jì)的工作量和難度，增強(qiáng)了設(shè)計(jì)的靈活性，有效地提高了工作效率，增加了系統(tǒng)的可靠性和穩(wěn)定性，提高了技術(shù)指標(biāo)。FPGA產(chǎn)品中部分是采用菊花鏈在系統(tǒng)編程方式的。②高可靠性。通過合理設(shè)計(jì),大多數(shù)應(yīng)用中,無須考慮復(fù)雜的復(fù)位和初始化。③高速。ALTERA和XILINX公司推出的百萬門的FPGA可實(shí)現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計(jì)。然而,對于初學(xué)者,諸如CPU的工作方式、眾多特殊寄存器的用法、中斷概念等等,著實(shí)不是一件容易的事。可以預(yù)言,我國EDA技術(shù)的學(xué)習(xí)熱潮和FPGA的應(yīng)用熱潮決不會遜色于過去10年的單片機(jī)熱潮。TI公司認(rèn)為,一個ASIC百分之八十的功能可用IP核等現(xiàn)成邏輯合成。同時VHDL語言還支持層次化的設(shè)計(jì),支持設(shè)計(jì)庫和可重復(fù)使用的元件生成。因此設(shè)計(jì)描述階段,可以集中精力從事設(shè)計(jì)構(gòu)思。在一個EDA工具中采用的技術(shù)技巧,在其它工具中同樣可以采用。自底向上設(shè)計(jì)方法的缺點(diǎn)也很明顯,往往由于整體設(shè)計(jì)思路不對而使的花費(fèi)幾個月的低層設(shè)計(jì)付之東流。自頂向下的設(shè)計(jì)方法與前面兩種方法相比優(yōu)點(diǎn)是很明顯的。如IEEE庫收集了std_logic_116std_logic_arith、std_logic_unsigned等程序包。VHDL語言無論仿真還是綜合都是非常合適的描述語言。特別是在原理圖輸入等方面,MAX+PLUSⅡ被公認(rèn)為是最易使用、人機(jī)界面最友好的PLD 開發(fā)軟件。實(shí)現(xiàn)功能樂曲播放，需要完成以下設(shè)計(jì)：①．預(yù)置樂曲，本文選取了《梁祝》與《歡樂頌》作預(yù)置，作預(yù)置時，需要將樂曲音符轉(zhuǎn)換成相應(yīng)的代碼，通過計(jì)算逐一將音符轉(zhuǎn)換成代碼，通過EDA開發(fā)平臺MAX+PLUSII進(jìn)行樂曲定制；②．為了提供樂曲發(fā)音所需要的發(fā)音頻率，編寫數(shù)控分頻器程序，對單一輸入高頻，進(jìn)行預(yù)置數(shù)分頻，生成每個音符發(fā)音的相應(yīng)頻率；③．為了給分頻提供預(yù)置數(shù)，需要計(jì)算分頻預(yù)置數(shù)；④．對每部分結(jié)構(gòu)單元逐一進(jìn)行編譯，生成相應(yīng)的元器件符號，并對獨(dú)立結(jié)構(gòu)單元功能進(jìn)行仿真；啟動MAX+PLUSII全程編譯，生成具體輸入，輸出端口的圖形文件。本設(shè)計(jì)采用了《梁?！放c《歡樂頌》的曲子來完成。樂曲都是由一連串的音符組成，因此按照樂曲的樂譜依次輸出這些音符所對應(yīng)的頻率，就可以在揚(yáng)聲器上連續(xù)地發(fā)出各個音符的音調(diào)。計(jì)算出簡譜中從低音1到高音1之間每個音名對應(yīng)的頻率，所有不同頻率的信號都是從同一個基準(zhǔn)頻率分頻得到的。因此，要想FPGA發(fā)出不同音符的音調(diào)，實(shí)際上只要控制它輸出相應(yīng)音符的頻率即可。因此，在想控制音符的音長，就必須知道樂曲的速度和每個音符所對應(yīng)的節(jié)拍數(shù)，在這個設(shè)計(jì)中所播放的樂曲的最短的音符為四分音符，如果將全音符的持續(xù)時間設(shè)為1s的話，則只需要再提供一個4HZ的時鐘頻率即可產(chǎn)生四分音符的時長。 樂曲播放電路結(jié)構(gòu)方框圖第三章 各模塊設(shè)計(jì)與仿真 定制音符數(shù)據(jù)為了實(shí)現(xiàn)樂曲的播放，首先需要將曲譜定制到音符數(shù)據(jù)ROM里面，然后才能按照一定的節(jié)拍從ROM中讀出曲譜。ADDRESS_RADIX=DEC。02:3。06:5。10:8。14:5。18:12。22:10。26:9。30:9。34:9。38:6。42:5。46:9。50:8。54:6。58:5。62:5。66:10。70:9。74:5。78:5。82:3。86:7。90:6。94:5。98:8。103:10。107:9。111:5。115:3。119:8。123:5。127:8。131:10。135:11。139:12。143:10。147:8。151:9。155:10。159:9。163:10。167:11。171:12。175:10。179:8。183:9。187:9。191:8。195:9。199:10。203:9。207:10。211:9。215:10。219:8。223:5。227:10。231:11。235:12。239:10。243:8。247:9。251:9。255:8。形成ROM中的配置數(shù)據(jù)（初始化數(shù)據(jù)）文件的方法如下：在MAX+PLUSⅡ。文件編輯好后，保存時取文件名為“”，存盤的路徑為“c:\music \ ”。單擊“next”鍵，選擇ROM數(shù)據(jù)位寬度為5，地址線寬為8，即設(shè)置此ROM能存儲5位二進(jìn)制數(shù)據(jù)共256個。,將它設(shè)置為工程，并確定目標(biāo)器件，進(jìn)行測試仿真波形。每來一個時鐘脈沖信號(Clk)，8位二進(jìn)制計(jì)數(shù)器就計(jì)數(shù)一次，ROM文件中的地址也就隨著遞增，音符數(shù)據(jù)ROM中的音符也就一個接一個連續(xù)的取出來了。這樣梁祝樂曲中的音符就一個接一個的通過toneindex[4..0]端口輸向分頻預(yù)置數(shù)模塊。在這個模塊的VHDL邏輯描述中設(shè)置了四四拍樂曲中全部音符所對應(yīng)的分頻預(yù)置數(shù)，共22個，每一音符的停留時間由音樂節(jié)拍和地址發(fā)生器模塊的時鐘（Clk）的輸入頻率決定，在此為4Hz。4） 音符數(shù)據(jù)地址發(fā)生器模塊NOTETABA的仿真波形如（)所示： NOTETABA的仿真波形圖5） 波形分析： 模塊的功能是輸出各個音符所對應(yīng)的分頻預(yù)置數(shù)，即當(dāng)index是“00000”，tone輸出為2047，即休止符的分頻預(yù)置數(shù)；當(dāng)index是“00101”時， tone輸出為1197即低音5的分頻預(yù)置數(shù)；當(dāng)index是“01010”時， tone輸出為1542即高音1的分頻預(yù)置數(shù)等等其它狀態(tài)時，tone分別輸出相應(yīng)音符的12分頻預(yù)置數(shù),仿真波形圖證明了程序?qū)崿F(xiàn)了模塊的功能。在計(jì)數(shù)器的輸入端給定不同的初值，就可得到不同音符的發(fā)音頻率信號。時鐘（Clk）端輸入的是在十六進(jìn)制模塊里對12MHz的信號進(jìn)行16分頻得到的750KHz，750