【正文】 言和VHDL是相似的。在這個(gè)論述發(fā)表以后,，或忙于發(fā)布界面設(shè)計(jì)等一些配合性工具和VHDL語(yǔ)言的描述用語(yǔ)。 Verilog HDL語(yǔ)言的最大的優(yōu)點(diǎn)是容易學(xué)便于使用，VHDL相對(duì)而言是比較難學(xué)的。Verilog HDL語(yǔ)言的出現(xiàn)首先是在20世紀(jì)80年代由GDA（網(wǎng)關(guān)設(shè)計(jì)自動(dòng)化）公司創(chuàng)建而成的，并且是建立在C語(yǔ)言上而得到開發(fā)的令一種語(yǔ)言[11]。由于其功能較為齊全，大部分設(shè)計(jì)者第一選擇的數(shù)字邏輯設(shè)計(jì)語(yǔ)言就是Verilog HDL語(yǔ)言。在Quartus II ，其中包括實(shí)現(xiàn)邏輯設(shè)計(jì)、仿真、綜合布局布線等。該軟件是當(dāng)前處于最前沿的EDA工具之一，擁有完整的可行性強(qiáng)大的編輯設(shè)計(jì)開發(fā)環(huán)境。II軟件擁有新一代的PLD設(shè)計(jì)研制工具平臺(tái)。Quartus 對(duì)于我們那些急于完成設(shè)計(jì)的人說(shuō)，讓我們有足夠多的時(shí)間去驗(yàn)證和整理我們所需求的技術(shù)數(shù)據(jù)，已達(dá)到設(shè)計(jì)的目的。其中包括有Altera公司的絕大多數(shù)器件，還能支持Cyclone系列、MAX 是Altera公司繼Max+ plus 但是現(xiàn)在該Max+plus 但在同標(biāo)準(zhǔn)的集成綜合程度下，F(xiàn)PGA所需的功率損耗程度更高。（5) CPLD應(yīng)用Flash存儲(chǔ)器來(lái)進(jìn)行邏輯編輯，就算系統(tǒng)失去電源的支持， 該數(shù)據(jù)也不會(huì)有任何的流失，并且其有效編輯次數(shù)極高，可達(dá)到萬(wàn)次 左右。CPLD的布線布局和邏輯編輯 的方面相對(duì)而言更為簡(jiǎn)單易懂，能更好地完成設(shè)計(jì)，實(shí)現(xiàn)設(shè)計(jì)要達(dá)到 的目標(biāo)。設(shè)計(jì)人員用FPGA/ CPLD來(lái)設(shè)計(jì)電路，不需要有特殊的IC（集成電路）高深知識(shí)，智能EDA軟件逐漸的完善，可以使設(shè)計(jì)師有邏輯電路設(shè)計(jì)更加省時(shí)省心，使產(chǎn)品制作時(shí)間大大縮減來(lái)滿足客戶的要求。在出廠前，CPLD芯片一定要做好非常嚴(yán)格并且準(zhǔn)確的測(cè)試，所以設(shè)計(jì)師完全沒(méi)有必要擔(dān)心投片的成本和風(fēng)險(xiǎn)，在任何工作實(shí)驗(yàn)臺(tái)，設(shè)計(jì)人員就可以通過(guò)邏輯設(shè)計(jì)，并對(duì)CPLD進(jìn)行配置，搭建相應(yīng)的硬件環(huán)境，最終完成滿足需求的功能設(shè)計(jì)。(3) I/O單元。CPLD和其它類型PLD的結(jié)構(gòu)各有其特點(diǎn)和長(zhǎng)處,CPLD由三大部分組成：(1) 可編程內(nèi)部連線。在上個(gè)世紀(jì)80年代中期，Altera和Xilinx分別介紹了相似的CPLD的PAL制式結(jié)構(gòu)類型（復(fù)雜可編程邏輯DVICE）和類似的標(biāo)準(zhǔn)門陣列FPGA（現(xiàn)場(chǎng)可編程門陣列），它們是一個(gè)靈活的架構(gòu)和邏輯單元，具有高集成度和廣泛的應(yīng)用范圍的特性。 CPLD簡(jiǎn)介窗體頂端在上個(gè)世紀(jì)70年代，第一款可編程邏輯器件，PLD誕生了。然而各種設(shè)計(jì)工具都能對(duì)這兩種語(yǔ)言進(jìn)行判定。數(shù)字集成的基礎(chǔ)電路設(shè)計(jì)是一種用軟件工具來(lái)實(shí)現(xiàn)物理設(shè)計(jì)的低層次抽象方式。如果他們的想法實(shí)施成功了，所述芯片設(shè)計(jì)的復(fù)雜程度，可以大大的增加。電子設(shè)計(jì)自動(dòng)化的進(jìn)一步開發(fā)在1980年塞繆爾 在電子設(shè)計(jì)之初，由于當(dāng)時(shí)的集成電路設(shè)計(jì)的復(fù)雜性遠(yuǎn)比現(xiàn)在低，設(shè)計(jì)者可以自己動(dòng)手去集成電路設(shè)計(jì)，自己手動(dòng)去布置線路等。頂層模塊中包括按照功能劃分的各個(gè)功能的模塊，可以用VHDL語(yǔ)言來(lái)進(jìn)行各個(gè)功能模塊的邏輯編輯。將控制DAC8580數(shù)模轉(zhuǎn)換芯片輸出相應(yīng)的模擬信號(hào)?？傮w詳細(xì)設(shè)計(jì)框圖如圖2所示。一方面由CPLD將上位機(jī)傳送下來(lái)的命令字通過(guò)控制信號(hào)對(duì)于DAC8580進(jìn)行控制，對(duì)DAC8580芯片進(jìn)行配置；基于DAC8580芯片是16位串行輸入的DA轉(zhuǎn)換器，另外一方面通過(guò)16位串行數(shù)據(jù)輸出相應(yīng)的數(shù)字信號(hào)，將數(shù)字信號(hào)輸送給DAC8580芯片，DAC8580將輸出相應(yīng)的模擬信號(hào)。這種由PC機(jī)控制的技術(shù)，更加能突出性能的提高和方便的優(yōu)越性。該技術(shù)被開發(fā)后，廣泛用于各種PC機(jī)的場(chǎng)合中。USB以一種不可遏止的速度得到了廣泛的應(yīng)用。如關(guān)于生產(chǎn)這種儀器的美國(guó)生產(chǎn)商的制作成品，具有最高的采樣速率，很高的分辨率，其點(diǎn)存儲(chǔ)器容量大，輸出頻率高，可以建立無(wú)數(shù)不同的信號(hào)。它運(yùn)用了各種處理手段，就能得到各式各樣淺顯易懂的波形[3]。復(fù)雜，體積大，精度不高并且其不穩(wěn)定性強(qiáng)是這種信號(hào)發(fā)生器所擁有的特點(diǎn)。現(xiàn)在它同數(shù)字示波器相互聯(lián)合運(yùn)用，一但所需信號(hào)出現(xiàn)在示波器中顯現(xiàn)出來(lái)，該信號(hào)的波形就能夠在信號(hào)發(fā)生器中顯示出一模一樣的。 信號(hào)發(fā)生器技術(shù)的發(fā)展在信號(hào)發(fā)生器顯形的時(shí)候，信號(hào)發(fā)生器產(chǎn)品增加了一種新的類型，是用聲源信號(hào)測(cè)量來(lái)產(chǎn)生非正弦信號(hào)的任意信號(hào)發(fā)生器。還可以在設(shè)計(jì)硬件時(shí)加入嵌入式處理器和可編程門來(lái)設(shè)計(jì)等。該儀器擴(kuò)展性能不是一般的差,調(diào)試起來(lái)很不方便,由外部環(huán)境所影響。(3) 軟件系統(tǒng)把需要測(cè)量調(diào)試的數(shù)據(jù)用各種圖紋的波動(dòng)形狀表現(xiàn)出來(lái)，便于 我們對(duì)該系統(tǒng)進(jìn)行擴(kuò)充?，F(xiàn)在,一些大學(xué)已經(jīng)在實(shí)訓(xùn)室中用模擬信號(hào)發(fā)生器進(jìn)行實(shí)驗(yàn)了。模擬信號(hào)發(fā)生器用于實(shí)驗(yàn)課實(shí)訓(xùn)中,對(duì)于實(shí)驗(yàn)課的建設(shè)和進(jìn)行能夠達(dá)到很有益的效果[1]。在進(jìn)行電子實(shí)踐實(shí)驗(yàn)時(shí)，信號(hào)發(fā)生器是實(shí)驗(yàn)室常用且不可缺少的設(shè)備,但單獨(dú)的由物理設(shè)備而組成的早期老舊型的信號(hào)發(fā)生器只能實(shí)現(xiàn)某一種固定功能,不僅只能的體現(xiàn)某一種波形圖，而且不是一般的昂貴。高性價(jià)比數(shù)模轉(zhuǎn)換器A/D與D/A的研發(fā)成功推動(dòng)了模擬信號(hào)發(fā)生器的發(fā)展，模擬信號(hào)發(fā)生器的技術(shù)能夠使用足夠量的芯片來(lái)測(cè)量。這些為設(shè)計(jì)提供了一個(gè)單獨(dú)的環(huán)境來(lái)進(jìn)行系統(tǒng)測(cè)試與硬件作用的定義。其產(chǎn)生有三角波形，斜波形，方行波紋和余弦波紋等幾種特殊規(guī)定函數(shù)發(fā)生器波形。模擬電路的這項(xiàng)技術(shù)應(yīng)用于起初的信號(hào)發(fā)生器。該發(fā)生器只能產(chǎn)生一些簡(jiǎn)單的波形圖樣，它是很難實(shí)現(xiàn)的繁瑣波形信號(hào)的。比如：微處理、數(shù)模轉(zhuǎn)換等處理手段。最標(biāo)準(zhǔn)的輸出波形包括正弦波形，方形波形，斜波波形，噪聲波，和其它的一些波形。一些公司研發(fā)出了一種USB數(shù)據(jù)采集卡[4]。他擁有更為顯著的性能較之于以前的USB技術(shù)。因此,研究PC機(jī)模擬信號(hào)發(fā)生器具有重要意義，所以研究新型的模擬信號(hào)發(fā)生器與計(jì)算機(jī)技術(shù)相結(jié)合已成為一種發(fā)展趨勢(shì)。模擬信號(hào)發(fā)生器整體框圖如圖1所示。USB輸出的是串行數(shù)據(jù)，而DAC8580更是一種把數(shù)字量轉(zhuǎn)換為模擬量的芯片，并且能輸入各種串行類的數(shù)據(jù)，于是可以在CPLD中進(jìn)行串行數(shù)據(jù)的傳輸與控制。設(shè)計(jì)中應(yīng)用CPLD作為控制芯片，是用來(lái)實(shí)現(xiàn)控制和數(shù)據(jù)傳輸?shù)挠布娐饭δ苣K，進(jìn)而用Quartus Ⅱ軟件作為邏輯設(shè)計(jì)編輯的平臺(tái)，進(jìn)行邏輯編輯設(shè)計(jì)。 圖2 總體詳細(xì)設(shè)計(jì)框圖3 CPLD及其開發(fā)環(huán)境簡(jiǎn)介一直到1975年，研發(fā)商想致力于保持完整的設(shè)計(jì)過(guò)程自動(dòng)化，并不是只滿足于制作自動(dòng)圖。米德和林恩康威共同論文的發(fā)表。用該芯片進(jìn)行電路的仿真，實(shí)物性能的提高是相當(dāng)大的。 在20年代80年代開始，出現(xiàn)了FPGA，預(yù)示CAE和CAD技術(shù)的應(yīng)用更為廣泛，他們?cè)赑CB設(shè)計(jì)方面的進(jìn)行原理圖輸入，自動(dòng)布局布線及PCB分析。后來(lái)隨著這兩種語(yǔ)言逐漸規(guī)范，各大生產(chǎn)研究商研制了不同的仿真軟件，讓設(shè)計(jì)者們可以進(jìn)行仿真和編輯。其傳入是宏單元可編程邏輯的結(jié)構(gòu)，硬件模塊方面的設(shè)計(jì)，是由軟件（相當(dāng)于人工設(shè)計(jì)本地室內(nèi)部分結(jié)構(gòu)后的房子）完成，這種設(shè)計(jì)方案的結(jié)構(gòu)只能適用于小規(guī)模電路的制作，但是比之純硬件設(shè)計(jì)而言又靈活了很多。都具有PLD和普通門陣列（FPGA）的優(yōu)點(diǎn)，可實(shí)現(xiàn)大規(guī)模電路兼容的這兩種設(shè)備，邏輯編程非常靈活[7]。為各邏輯塊之間，以及邏輯塊和I/O單元之間提供互 連網(wǎng)絡(luò)，實(shí)現(xiàn)信號(hào)連線。可以從器件中輸出信號(hào)，還能提供某些通道給即將輸入的信 號(hào)。用戶可以多次重復(fù)在芯片上刻錄程序，可以在線實(shí)時(shí)擦除，使用或者在固定的外圍電路的情況下，可實(shí)現(xiàn)不同的功能。窗體底端 CPLD與FPGA的對(duì)比（1) CPLD的時(shí)序延遲具有可預(yù)測(cè)性并且均勻分布的，而FPGA延遲是不 可預(yù)測(cè)的。CPLD所占的界面給小，但其I/O口比FPGA多[8]。FPGA則不然，在系統(tǒng)失去電源的支持下，所存的信息會(huì)消失， 必須等下一次再重新去外部存儲(chǔ)器中重新調(diào)用，具有無(wú)數(shù)次編輯的特 點(diǎn)。 Quartus II集成開發(fā)環(huán)境簡(jiǎn)介II軟件已不能使用，因?yàn)樵撥浖驯籄ltera公司放棄，停止更新了[9]。II之后開發(fā)的一種針對(duì)其公司生產(chǎn)的系列CHI/FGFA器件的綜合性開發(fā)軟件，它的版本不斷升級(jí)，這里介紹的是QuartusII當(dāng)我們要簡(jiǎn)單方便的運(yùn)用DSP系統(tǒng)的時(shí)候，可以使用該軟件中的DSPII對(duì)局外的EDA工具能完好的匹配。在使用Quartus 它能支持各種邏輯編輯和硬件電路設(shè)計(jì)的形式，配備有各種仿真及電路編輯操作的器件。 硬件系統(tǒng)描述語(yǔ)言的簡(jiǎn)介 Verilog HDL硬件描述語(yǔ)言簡(jiǎn)介窗體頂端Verilog HDL語(yǔ)言是一類描述硬件的語(yǔ)言，可以在邏輯運(yùn)算中使用，可以利用門級(jí)開關(guān)抽象的在數(shù)字系統(tǒng)中建立模型。Verilog HDL語(yǔ)言的擴(kuò)展可以通過(guò)使用編程語(yǔ)言接口Verilog程序接口（Verilog Procedural Interface,VPI）和（Programming Language Interface，PLI）實(shí)現(xiàn)。最初的Verilog HDL相對(duì)比較簡(jiǎn)單、邏輯單一且實(shí)現(xiàn)起來(lái)比較繁瑣，只能進(jìn)行功能仿真與邏輯驗(yàn)證，之后在此基礎(chǔ)上研發(fā)出了時(shí)序分析工具與邏輯故障模塊。但是Verilog HDL語(yǔ)言是一種組織起來(lái)相對(duì)自由，很可能造成新學(xué)的人一些誤解，應(yīng)該引起重視，不是隨隨便便就能學(xué)好的[12]。從那時(shí)起，在電子設(shè)計(jì)這一版塊，VHDL語(yǔ)言讓業(yè)內(nèi)高度認(rèn)可了，得到了大力推進(jìn)，應(yīng)用范圍迅速擴(kuò)張，贏得了研發(fā)人員和使用者的贊揚(yáng)，并逐漸取代以前破舊的不嚴(yán)格統(tǒng)一的硬件描述語(yǔ)言。VHDL的特定功能是將設(shè)計(jì)的實(shí)體模塊分成內(nèi)外兩部分模塊，同時(shí)也涉及到實(shí)體模塊中內(nèi)部函數(shù)和算法完成的模塊。CH340芯片特點(diǎn)： CH340是全速USB 外圍設(shè)備接口，兼容 USB ，能通過(guò) USB 增加額外串口。 MODEM 聯(lián)絡(luò)信號(hào)DTR、RI、RTS、DCD、CTS、DSR完全支持。CH340外部由12MHz晶振提供全局時(shí)鐘，并通過(guò)TXD和RXD與CPLD進(jìn)行串口通信，CPLD接收CH340傳輸?shù)拿钭植⑦M(jìn)行解算。通常的情況下， CH340中內(nèi)配的反相器通常會(huì)經(jīng)過(guò)晶體穩(wěn)頻振蕩而產(chǎn)生時(shí)鐘形式的信號(hào)。CH340 的芯片只能用 的直流電源電壓。 CH340的數(shù)據(jù)傳輸是由TXD 引腳和 RXD 引腳兩個(gè)發(fā)送和接收引腳進(jìn)行數(shù)據(jù)傳輸?shù)?。圖3 CH340芯片電路 電源模塊設(shè)計(jì)整個(gè)設(shè)計(jì)的供電由PC機(jī)通過(guò)USB總線的供電口提供+5V電源，經(jīng)過(guò)功耗計(jì)算，使用USB口進(jìn)行供電即可滿足整個(gè)設(shè)計(jì)的所有芯片供電功耗