verilog考試題-wenkub
2023-04-08 05:07:23 本頁(yè)面
【正文】 0。reg in1,in2,clk。 3 d_out=1。reg d_out。 10 A=1。 fork B=0。 reg a,b。09．在verilog語(yǔ)言中整型數(shù)據(jù)與（ C ）位寄存器數(shù)據(jù)在實(shí)際意義上是相同的。a=（D ）(A) 4b39。001 (C) 4b39。 b=3b39。西安電子科技大學(xué)考試時(shí)間 分鐘試 題題號(hào)一二三四五六七八九十總分分?jǐn)?shù)：閉（開(kāi)）卷； 四 大題，滿分100分。001。1001 (D) 3b39。1011 (B) 4b39。(A) 8 (B) 16 (C) 32 (D) 64二、 簡(jiǎn)答題（2題，共16分）1．Verilog HDL語(yǔ)言進(jìn)行電路設(shè)計(jì)方法有哪幾種（8分）自上而下的設(shè)計(jì)方法（TopDown）自下而上的設(shè)計(jì)方法（BottomUp）綜合設(shè)計(jì)的方法2．specparam語(yǔ)句和parameter語(yǔ)句在參數(shù)說(shuō)明方面不同之處是什么（8分）。 initial begin A=0。 10 B=1。 B=1。initialbegin d_out=0。 4 d_out=0。initial begin in1=0。 5 in1=1。 25 in2=0。inout D0,D1,D2,D3,S0,S1。其中seri_in是這個(gè)移位寄存器的串行輸入；clk為移位時(shí)脈沖輸入；clr為清零控制信號(hào)輸入；Q[1]~Q[3]則為移位寄存器的并行輸出。 reg q。endmodulemodule shifter(seri_in,clk,clrb,Q)。 endmodule4．利用有限狀態(tài)機(jī)，以格雷碼編譯方式設(shè)計(jì)一個(gè)從輸出信號(hào)序列中檢測(cè)出101信號(hào)的電路圖，其方塊圖、狀態(tài)圖和狀態(tài)表如圖表示。output Qout。b01,S2=239。always (posedge clk or posedge reset) begin if(reset==139。b0) begin NS=S0。 Qout=139。 Qout=139。b0。b0。 end end endcase end endmodule填空題（10分,每小題1分）FPGA的設(shè)計(jì)方法更多的被應(yīng)用于Verilog目前國(guó)際上較大的PLD器件制造公司有公司。電路。1.B．FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；2.→②時(shí)序仿真3.④串行化B．②③④下列標(biāo)識(shí)符中，__________是不合法的標(biāo)識(shí)符。Not_Ack_05.寫(xiě)出下列縮寫(xiě)的中文含義： IEEE：1.簡(jiǎn)述有限狀態(tài)機(jī)FSM分為哪兩類(lèi)？有何區(qū)別？有限狀態(tài)機(jī)的狀態(tài)編碼風(fēng)格主要有哪三種？FSM的三段式描述風(fēng)格中，三段分別描述什么？（本題6分）五、程序注解（20分,每空1分）)。sum。integeralways=i=6。if(b[i])sum+1。=0。end要求：寫(xiě)清分析設(shè)計(jì)步驟和注釋。試用Verilog端口設(shè)定如下：一、填空題（每空2分，共20分）ASIC自頂向下AlteraXilinx組合CBA專(zhuān)用集成電路FPGALPMIP知識(shí)產(chǎn)權(quán)核ISP簡(jiǎn)要說(shuō)明仿真時(shí)阻塞賦值與非阻塞賦值的區(qū)別（本題4分）。b=塊內(nèi)的多條賦值語(yǔ)句在塊結(jié)束時(shí)同時(shí)賦值；(b的值立刻被賦成新值a；modules。functionci)。fa_s^endfunctionb,inputamp。a|ci。s[0]assignassignassignassignassignassign。(CLK,RST,EN,LOAD,COUT,DOUT,DATA)。outputregregDOUTalwaysnegedge(!RST)=ifQ1elseQ1elseb0000。alwaysh9)139。b0。一、 填空題（共26分，每空 2 分）1． Verilog的基本設(shè)計(jì)單元是 。3． 在case語(yǔ)句中至少要有一條 語(yǔ)句 二、簡(jiǎn)答題（共15分，每小題5分）1. 怎樣理解在進(jìn)程語(yǔ)句中，阻塞語(yǔ)句沒(méi)有延遲這句話？2. 在進(jìn)程中什么情況下綜合為時(shí)序電路？什么情況下綜合為組合電路？3. 為什么在Verilog語(yǔ)言中，其綜合只支持次數(shù)確定的循環(huán)，而不支持次數(shù)不確定的循環(huán)？三、改錯(cuò)（15分）//下述是一個(gè)實(shí)現(xiàn)四位數(shù)的BCD碼加法的程序，請(qǐng)把正確的程序?qū)懺谠嚲砩蟤odule bcdadd(clk,a,b,c,d,a1,b1,c1,d1,q1,q2,q3,q4,cout) input clk。reg q1,q2,q3,q4。 if(q29) {cout,q2}=q2+6。 if(q49) {cout,q4}=q4+6。二○一○～二○一一學(xué)年 第二學(xué)期?。˙）卷課程名稱(chēng) Verilog硬件描述語(yǔ)言 適用專(zhuān)業(yè) 2008電信 考試方式 （閉）卷 考試時(shí)間 (120) 分鐘題 號(hào)一二 三四五六七總分得 分評(píng)卷人備注：所有試題答案必須全部寫(xiě)在試卷答題紙上，試題紙上答題無(wú)效。而在Always中的語(yǔ)句則是 語(yǔ)句。 [3:0]always (posedges clk or choice)begin count = count + 1。//(共陰的數(shù)字0) 439。b0010: data = 839。b11110010。 439。b0110: data = 839。b11100000。 439。b1010: data = 839。b00111110。 439。b1110: data = 839。//(點(diǎn)亮第1位數(shù)碼管)endmodule四、編程（15分）編程實(shí)現(xiàn)帶同步清0、同步置1的D觸發(fā)器。二○一○～二○一一學(xué)年 第二學(xué)期?。ˋ）卷參考答案及評(píng)分標(biāo)準(zhǔn)課程名稱(chēng) Verilog硬件描述語(yǔ)言 填空題（共26分，每空 2 分）1. Verilog的基本設(shè)計(jì)單元是模塊。3． 在case語(yǔ)句中至少要有一條default語(yǔ)句 二、簡(jiǎn)答題（共15分，每小題5分）1. 怎樣理解在進(jìn)程語(yǔ)句中，阻塞語(yǔ)句沒(méi)有延遲這句話？答：這是因?yàn)?，在進(jìn)程語(yǔ)句中，有阻塞語(yǔ)句和非阻塞語(yǔ)句這兩種，非阻塞語(yǔ)句是有延遲的，而阻塞語(yǔ)句它也是有延遲的，這是因?yàn)橐蚬到y(tǒng)都有延遲的，只是阻塞語(yǔ)句的延遲比非阻塞語(yǔ)句的延遲小若干個(gè)數(shù)量級(jí)，因此可視為沒(méi)有延遲。input clk。 //輸出進(jìn)位reg [3:0] q1,q2,q3,q4。 if(q29) {cout,q2}=q2+6。 if(q49) {cout,q4}=q4
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