【正文】 子上的最高工作頻率也已經(jīng)達(dá)到400MHz (如Rambus) 以上。所以，在各個(gè)不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。影響大小可透過仿真得知。1添加測試點(diǎn)會不會影響高速信號的質(zhì)量？至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定。1是否可以把電源平面上面的信號線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計(jì)算？是的， 在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test coupon上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計(jì)需求。 另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。 如何解決高速信號的手工布線和自動布線之間的矛盾？現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。 3. 確實(shí)高速布線與EMI的要求有很多沖突。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對的重要參數(shù)。所以對只有一個(gè)輸出端的時(shí)鐘信號是無法使用差分布線的。差分布線方式是如何實(shí)現(xiàn)的？差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。還要注意數(shù)字地對模擬地的噪聲干擾。例如，現(xiàn)在常用的FR4材質(zhì)，在幾個(gè)GHz的頻率時(shí)的介質(zhì)損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。PCB設(shè)計(jì)常見問題解答如何選擇PCB板材？選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。就電氣而言，要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。在高速設(shè)計(jì)中，如何解決信號的完整性問題？信號完整性基本上是阻抗匹配的問題。平行的方式有兩種，一為兩條線走在同一走線層(sidebyside)，一為兩條線走在上下相鄰兩層(overunder)。接收端差分線對之間可否加一匹配電阻？接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴?2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差甚遠(yuǎn)。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 一般要控制的阻抗有單根線和差分對兩種情況。詳情參考如下鏈接1. ://(點(diǎn)選Application notes)1在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，而多個(gè)信號層的敷銅在接地和接電源上應(yīng)如何分配？一般在空白區(qū)域的敷銅絕大部分情況是接地。 例如四層板: 頂層電源層地層底層， 這時(shí)頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型?；旧贤饧拥臏y試點(diǎn)(不用線上既有的穿孔(via or DIP pin)當(dāng)測試點(diǎn))可能加在線上或是從線上拉一小段線出來。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及buildup制程工藝的需求也漸漸越來越多。(W/H)(Er)15的情況才能應(yīng)用。因?yàn)椴罘中盘柕膽?yīng)用原理最重要的一點(diǎn)便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。由于制造的工藝和一般PCB不同，各個(gè)廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。例如，通常在高頻器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。3. 確認(rèn)reset信號是否達(dá)到規(guī)范要求。以下提供幾個(gè)注意的地方： 。不同芯片信號的結(jié)果可能不同。但是PCB板的制作成本會增加。但是為什么有時(shí)LC比RC濾波效果差？ LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。 2濾波時(shí)選用電感，電容值的方法是什么？電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)能力。而電容的ESR/ESL也會有影響。以下僅就PCB板的設(shè)計(jì)技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。 在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼?。但要注意guard/shunt traces對走線特性阻抗的影響。也就是說數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。而阻抗值跟走線方式有絕對的關(guān)系， 例如是走在表面層(microstrip)或內(nèi)層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走線的特性阻抗值。2哪里能提供比較準(zhǔn)確的IBIS模型庫？IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果。在高速PCB設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢？一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)方面. 前者歸屬于頻率較高的部分(30MHz)后者則是較低頻的部分(30MHz). , PCB迭層的安排, 重要聯(lián)機(jī)的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響應(yīng)是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassis ground)。常規(guī)的電路設(shè)計(jì)，INNOVEDA 的 PADS 就非常不錯(cuò)，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場合。而射頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴季植季€都會造成分布效應(yīng)。32G以上高頻PCB設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則?射頻微帶線設(shè)計(jì)，需要用三維場分析工具提取傳輸線參數(shù)。一般擔(dān)心時(shí)鐘驅(qū)動能力，是因?yàn)槎鄠€(gè)時(shí)鐘負(fù)載造成。采用單獨(dú)的時(shí)鐘信號板，會增加信號布線長度。327M,SDRAM時(shí)鐘線（80M90M），這些時(shí)鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入后干擾很大。這樣可以抑制二次反射，但不會影響時(shí)鐘沿速率。而且作前仿真時(shí)，采用何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都要了解。4為何要鋪銅？一般鋪銅有幾個(gè)方面原因。３，信號完整性要求，給高頻數(shù)字信號一個(gè)完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。另外對于多個(gè)DSP，時(shí)鐘，數(shù)據(jù)信號走線拓普也會影響信號質(zhì)量和時(shí)序，需要關(guān)注。這個(gè)在地或電源上的返回信號就稱信號回流路徑。一般使用EBD模