eda課程設(shè)計--簡易頻率計設(shè)計-wenkub
2023-01-28 15:30:02 本頁面
【正文】 管LOAD控制計數(shù)器信號FLOW_UP計數(shù)溢出信號CDIN計數(shù)輸入信號COUNTER_CLR清零計數(shù)器信號CLOCK_IN計數(shù)器時鐘信號DCLK_IN標(biāo)準(zhǔn)時鐘信號CLK_IN標(biāo)準(zhǔn)時鐘信號LOAD控制計數(shù)輸出RESET復(fù)位信號SIGNAL_TEST測試信號COUNTER_CLR清零計數(shù)信號RESET復(fù)位信號RESET復(fù)位信號 二、各模塊程序及仿真此設(shè)計運用元件例化的方法進行功能的實現(xiàn)，所以各個模塊即使相互獨立又是彼此聯(lián)系的，三個模塊和一個頂層共同完成方波信號的測量。脈沖信號的頻率就是在單位時間內(nèi)所產(chǎn)生的脈沖個數(shù)，其表達式為f＝N／T，其中f為被測信號的頻率，N為計數(shù)器所累計的脈沖個數(shù)，T為產(chǎn)生N個脈沖所需的時間。頻率是單位時間（1秒）內(nèi)方波信號發(fā)生周期變化的次數(shù)。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，有硬件描述語言Verilog HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作，最終形成集成電子系統(tǒng)或?qū)I(yè)集成芯片的一門新技術(shù)。其設(shè)計的靈活性使得EDA技術(shù)得以快速發(fā)展和廣泛應(yīng)用。本設(shè)計以QuartusⅡ軟件為設(shè)計平臺，采用Verilog HDL語言現(xiàn)數(shù)字頻率計的整體設(shè)計。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。在給定的1秒時間內(nèi)對方波信號波形計數(shù)，并將所計數(shù)值顯示出來，就能讀取被測信號的頻率。本設(shè)計要求基準(zhǔn)時鐘的頻率為1MHZ。：module FREQUENCY_COUNTROL_BLOCK(GATED_CLK,LOAD,COUNTER_CLR,CLK_IN,SIGNAL_TEST,RESET)。 input CLK_IN。 reg COUNTER_CLR。//信號分頻：由CLK_IN得到分頻后的信號DIVIDE_CLK() always (posedge CLK_IN) begin if(RESET) begin DIVIDE_CLK=0。 end else =+1。amp。DIVIDE_CLK。 input CLOCK_IN。 reg[15:0] TEMP。 //轉(zhuǎn)換后的BCD碼的位數(shù)要比二進制多4位 reg[B_SIZE1:0] binary。 FLOW_UP=0。 end else if(CLOCK_IN) TEMP=TEMP+1。 else begin repeat(B_SIZE1) begin result[0]=bin[B_SIZE1]。d3。d3。 bin=bin1。endmodule module FREQUENCY_DISPLY_BLOCK(DOUT,DCLK_IN,RESET,CDIN)。 input RESET。 always (posedge DCLK_IN) //設(shè)置成動態(tài)掃描 begin if(RESET) =0。b0001。b0010。b0100。b1000。b0111111。 //06h=1 439。b0011: DOUT[6:0]=739
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