-9999計數(shù)器的設計-wenkub
2023-06-14 04:26:30 本頁面
【正文】 emp1+1。 signal g,s,b:std_logic。 entity cout is port(clk:in std_logic。 end architecture getsec。 if t1=n11 then t1=0。039。event and clk=39。 architecture getsec of f100 is signal secout1 : std_logic :=39。 entity f100 is generic(n1 :integer:=50000000)。 學習 VHDL 的多層次設計方法。桂林航天工業(yè)學院學生實驗報告 課程名稱 EDA 技術 實驗項目名稱 09999 計數(shù)器的設計 開課院（系）及實驗室 電子信息與自動化學院 實驗 日期 年 月 日 學生姓名 甘志榮 學號 2021090110212 專業(yè)班級 自動化 2 班 指導教師 龐前娟 實驗成績 一、實驗目的 掌握 VHDL 語言的基本結構及編程思想。 二、實驗 內容 根據計數(shù)器的原理，畫出設計電路框圖； 用 VHDL 語言編程實現(xiàn) 電路功能； 下載到開發(fā)板驗證； 三、實驗結果 09999 計數(shù)器的頂層設計圖如下： 09999 計數(shù)器的低層設計（ VHDL 語言代碼） 分頻器模塊 f100 的 VHDL 語言代碼： library ieee。 port(clk:in std_logic。139。139。 else f1=39。 end if。 計數(shù)器模塊 cout 的 VHDL 語言程序代碼： li
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