【正文】 間利用金屬連線互相連接或連接到 I/O模塊。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 7 7 三、 FPGA 簡(jiǎn)介 FPGA 概述 “ FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD等可 編程器 件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。目前最常用的硬件描述語言有 VHDL 和 Verilog HDL,它們都已經(jīng)成為 IEEE 標(biāo)準(zhǔn)。 (2)采用硬件描述語言進(jìn)行設(shè)計(jì) 。 今天， EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒有 EDA 工具的 支持，都將難以完成的。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 4 4 二、 EDA技術(shù) EDA概述 EDA在通信行業(yè)（電信）里的另一個(gè)解釋是企業(yè)數(shù)據(jù)架構(gòu)， EDA給出了一個(gè)企業(yè)級(jí)的數(shù)據(jù)架構(gòu)的總體視圖，并按照電信企業(yè)的特征，進(jìn)行了框架和層級(jí)的劃分。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來越高，傳統(tǒng)的時(shí)鐘已 不能滿足人們內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 3 3 的需求。因此，新 產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。 美國 Altera 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上 MaxplusII(或最新的 QUARTUS)開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)。 課題相關(guān)技術(shù)的發(fā)展 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展 。前者具有很強(qiáng)大的功能，覆蓋面廣，描述能力強(qiáng)，支持門級(jí)電路的描述，也支持以寄存器、存儲(chǔ)器、總線及其運(yùn)算單元等構(gòu)成的寄存器傳輸級(jí)電路的描述，還支持以行為算法和結(jié)構(gòu)的混合描述為對(duì)象的系統(tǒng)級(jí)電路的描述。在其推動(dòng)下，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到人類生活的各個(gè)方面。本設(shè)計(jì)采用 EDA技術(shù)， 以硬件描述語言 verilog HDL 和 VHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在 Quartus II 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 KH310 開發(fā)工具的萬年歷。系統(tǒng)主芯片采用 EP1C12Q240C8，由 主程序和 BCD 模塊組成。從計(jì)算機(jī)到手機(jī)，從數(shù)字 電話到數(shù)字電視，從家用電器到軍用設(shè)備，從工業(yè)自動(dòng)化到航天技術(shù)，都盡可能的采用了數(shù)字電子技術(shù)。后者可以用來進(jìn)行各種層次的邏輯設(shè)計(jì)，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合、仿真驗(yàn)證和時(shí)序分析。 它與傳統(tǒng)的電子產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)模內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 2 2 可編程邏輯器件，使產(chǎn)品的性能提高，體積縮小，功耗降低。 EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過有關(guān)的開發(fā)軟件，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯， 邏輯化簡(jiǎn)，邏輯分割，邏輯映射，編程下載等工作。在這快速發(fā)展的年代，時(shí)間對(duì)人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失。 多功能，樣式新穎已經(jīng)成為數(shù)字鐘的發(fā)展潮流。 “ EDA是電 子設(shè)計(jì)自動(dòng)化（ Electronic Design Automation）的縮寫，在 20世紀(jì) 60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助制造（ CAM）、計(jì)算機(jī)輔助測(cè)試（ CAT）和計(jì)算機(jī)輔助工程（ CAE）的概念發(fā)展而來的 [1]。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展。EDA 工具已經(jīng)成為現(xiàn)代電路設(shè)計(jì)師的重要武器，正在發(fā)揮著越來越重要的作用。 采用硬件描述語言進(jìn)行電路與系統(tǒng)的描述是當(dāng)前 EDA 技術(shù)的另一個(gè)特征。 (3)開放性和標(biāo)準(zhǔn)化。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可 編程器 件門電路數(shù)有限的缺點(diǎn) 。 “ FPGA的邏輯是通過向內(nèi)部靜態(tài) 存儲(chǔ)單元 加載編程數(shù)據(jù)來實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了 邏輯單元 的邏輯功能以及各模塊之間或模塊與 I/O間的聯(lián)接方式并最終決定了 FPGA所能實(shí)現(xiàn)的功能，內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 8 8 FPGA允許無限次的編程 [2]?？删幊踢壿嬆K CLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB之間或CLB、 IOB之間以及 IOB之間連接起來，構(gòu)成特定功能的電路。 G有 4個(gè)輸入變量 G G G3和G4； F也有 4個(gè)輸入變量 F F F3和 F4。這 3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá) 9變量的邏輯函數(shù)。 F和 G的輸入等效于 ROM的地址碼，通過查找 ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā) /鎖存器、輸出緩沖器組成。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至 CLB陣列的 I1和 I2是來自輸入緩沖器，還是來自觸發(fā)器。可編程互連資源 IR可以將 FPGA內(nèi)部的CLB和 CLB之間、 CLB和 IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 一般情況下，這一仿真步驟可略去。一般的設(shè)計(jì)，也可略去這一步驟。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 verilog HDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。 實(shí)驗(yàn)程序 (1) Clock 模塊 Library ieee。 seg7, segctr :out std_logic_vector(7 downto 0) )。 signal BCDH, BCDM, BCDS,BCDN,BCDY,BCDR: std_logic_vector(7 downto 0)。 ponent BCD port(DataIn : in std_logic_vector(5 downto 0)。139。139。 end process。)。 when 11 = blink=(0=blink_clk, others=39。 end process。 when 011000 = d=011101。 when 101000 = d=011101。 when 111000 = d=011101。 when 000011 = d=011111。 when 000111 = d=011111。 when 001011 = d=011110。 end process。) then blink_clk=39。)。) then if (blink_t=11000011010011) then blink_t:=(others=39。 else blink_t:=blink_t+1。 end process。) then Hour=000000。 Mon=000000。)。event and clk=39。)。 if (Min=59) then Min=(others=39。039。 if (Year=63) then Year=000001。 end if。 end if。 end if。139。039。 else Year=Year+1。039。) then if set_reg=39。 if (Hour=23) then Hour=(others=39。 end if。 end if。)then if (set=39。 then set_reg=39。 end if。 end if。039。039。 end if。 end if。139。139。 end if。 else if (set=39。 then set_reg=39。)。 else set_reg=39。 end case。 HBCD : BCD port map(Hour, BCDH)。 YBCD : BCD port map(Mon, BCDY)。139。 segCtr=(others=39。event and clk=39。139。 blink(2))。blink(2)amp。 when 001 = if(k=39。blink(2)amp。blink(2) amp。 end if。139。 segctr=00010000。blink(1))。139。 blink(1))。 link(1)amp。 when 101 = segDat=1010。)then segDat=BCDR(7 downto 4) 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 27 27 or (blink(0)amp。 segctr=00000010。blink(0))。139。blink(0))。 blink(0) amp。 end case。 process(segDat) 內(nèi)蒙古大學(xué) 鄂爾多斯學(xué)院 11 級(jí)自動(dòng)化專業(yè) 28 28 begin case segDat is when 0000 = seg7=11111100。 when 0100 = seg7=01100110。 when 1000 = seg7=11111110。 end case。 in