交通燈信號控制設(shè)計(已修改)
2025-07-19 12:29 本頁面
【正文】 EDA技術(shù)實驗報告冊班 級： 姓 名：學(xué) 號：指導(dǎo)教師：開課時間: 2013 至 2014 學(xué)年第 1 學(xué)期實驗名稱交通燈信號控制設(shè)計實驗時間2013年12月05日姓 名實驗成績一、實驗?zāi)康摹?。 。二、實驗設(shè)備計算機(jī)軟件：Quartus IIEDA實驗箱。主芯片：EPM7128SLC8415或EP1K100QC2083。下載電纜，導(dǎo)線等。三、實驗內(nèi)容設(shè)計并調(diào)試好一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下：、支干道各設(shè)一個綠、黃、紅指示燈，兩個顯示數(shù)碼管。，而支干道有車來時才允許通行。當(dāng)主干道允許通行亮綠燈時，支干道亮紅燈。而支干道允許通行亮綠燈時，主干道亮紅燈。、支干道均有車時，兩者交替允許通行，主干道每次放行45S，支干道每次放行25S，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5S的黃燈作為過渡，并進(jìn)行減計時顯示。要求編寫交通燈控制器電路邏輯圖中的各個模塊的VHDL語言程序，并完成交通燈控制器的頂層設(shè)計，然后利用開發(fā)工具軟件對其進(jìn)行編譯和仿真，最后要通過實驗開發(fā)系統(tǒng)對其進(jìn)行硬件驗證。（一）編寫交通燈控制器JTDKZ模塊的VHDL程序，并對其進(jìn)行編譯和仿真，初步驗證設(shè)計的正確性。LIBRARY IEEE。USE 。ENTITY JTDKZ IS PORT(CLK, SM, SB: IN STD_LOGIC。 MR, MY, MG, BR, BY, BG: OUT STD_LOGIC)。END ENTITY JTDKZ。ARCHITECTURE ART OF JTDKZ IS TYPE STATE_TYPE IS(A, B, C, D)。 SIGNAL STATE: STATE_TYPE。 signal t:integer range 0 to 45。BEGIN PROCESS(CLK) IS BEGIN IF(CLK39。EVENT AND CLK=39。139。)THEN CASE STATE IS WHEN A= IF(SB AND SM)=39。139。 THEN IF CNT=44 THEN CNT=0。 STATE=B。 ELSE CNT=CNT+1。STATE=A。 END IF。 ELSIF(SB AND (NOT SM))=39。139。 THEN STATE=B。 CNT=0。 ELSE STATE=A。 CNT=0。 END IF。 WHEN B= IF CNT=4 THEN CNT=0。STATE=C。 ELSE CNT=CNT+1。STATE=B。 END IF。 WHEN C= IF(SM AND SB)=39。139。 THEN IF CNT=24 THEN CNT=0。 STATE=D。 ELSE CNT=CNT+1。STATE=C。 END IF。 ELSIF SB=39。039。 THEN STATE=D。 CNT=0。 ELSE STATE=C。 CNT=0。 END IF。 WHEN D= IF CNT=4 THEN CNT=0。 STATE=A。 ELSE CNT=CNT+1。STATE=D。 END IF。 END CASE。 END IF。 END PROCESS 。 RGY:PROCESS(STATE) ISBEGIN CASE STATE IS WHEN A= MR=39。039。 MY=39。039。 MG=39。139。 BR=39。139。 BY=39。039。 BG=39。039。 WHEN B= MR=39。039。 MY=39。139。 MG=39。039。 BR=39。139。 BY=39。039。 BG=39。039。 WHEN C= MR=39。139。 MY=39。039。 MG=39。039。 BR=39。039。 BY=39。039。 BG=39。139。 WHEN D= MR=39。139。 MY=39。039。 MG=39。039。 BR=39。039。 BY=39。139。 BG=39。039。 END CASE。 END PROCESS RGY。END ARCHITECTURE ART。（二）編寫45S定時單元CNT45S模塊的VHDL程序，并對其進(jìn)行編譯和仿真，初步驗證設(shè)計的正確性。 LIBRARY IEEE。 USE 。 USE 。 ENTITY time_45s IS PORT(SB,SM, CLK, EN45: IN STD_LOGIC。 DOUT45M, DOUT45B: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END ENTITY time_45s 。 ARCHITECTURE ART OF time_45s IS SIGNAL CNT6B: STD_LOGIC_VECTOR(5 DOWNTO 0)。 BEGIN PROCESS(SB, SM, CLK, EN45) IS BEGIN IF(CLK39。EVENT AND CLK= 39。139。)THEN IF SB=39。139。 AND SM=39。139。 THEN IF EN45=39。139。THEN CNT6B=CNT6B+1。 ELSE CNT6B=000000。 END IF。 ELSE CNT6B=000000。 END IF。 END IF。 END PROCESS。 PROCESS(CNT6B) IS BEGIN CASE CNT6B IS WHEN 000000=DOUT45M=01000101。 DOUT45B=01010000。 BCD數(shù)45, 50 WHEN 000001=DOUT45M=01000100。 DOUT45B=01001001。 BCD數(shù)44, 49 WHE
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