eda電子鐘課程設計(已修改)
2025-07-07 06:34 本頁面
【正文】 多功能數(shù)字鐘設計說明：1．系統(tǒng)頂層框圖： 各模塊電路功能如下：、分計數(shù)器、時計數(shù)器組成最基本的數(shù)字鐘，其計數(shù)輸出送7段譯碼電路由數(shù)碼管顯示。，用于秒計數(shù)的時鐘信號；分頻出4HZ頻率信號，用于校時、校分的快速遞增信號；分頻出64HZ頻率信號，用于對按動“校時”，“校分”按鍵的消除抖動。：一、系統(tǒng)功能概述已完成功能1. 完成時／分／秒的依次顯示并正確計數(shù)，利用六位數(shù)碼管顯示；2. 時／分／秒各段個位滿10正確進位，秒／分能做到滿60向前進位，有系統(tǒng)時間清零功能；3. 定時器：實現(xiàn)整點報時，通過揚聲器發(fā)出高低報時聲音；4. 時間設置，也就是手動調時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調整；5. 鬧鐘：實現(xiàn)分/時鬧鐘設置，在時鐘到達設定時間時通過揚聲器響鈴。有靜音模式。 待改進功能：1. 系統(tǒng)沒有萬年歷功能，正在思考設計方法。2. 應添加秒表功能。二、系統(tǒng)組成以及系統(tǒng)各部分的設計時計數(shù)模塊就是一個2位10進制計數(shù)器，記數(shù)到23清零。VHDL的RTL描述如下：library ieee。use 。use 。entity t_h is port(en,clk,clr:in std_logic。 dout:out std_logic_vector(7 downto 0)。 c:out std_logic)。end t_h。architecture rtl of t_h issignal t:std_logic_vector(7 downto 0)。begin process(en,clk,clr) variable t:std_logic_vector(7 downto 0)。 begin if en=39。139。 then 異步使能 if clk 39。event and clk=39。139。 then t:=t+1。 if t(3 downto 0)=XA then 個位等于10則十位加1 t(7 downto 4):=t(7 downto 4)+1。 t(3 downto 0):=X0。 個位清零 end if。 if tX23 then 大于23清零 t:=X00。 end if。 end if。 if clr=39。139。 then 異步清零 t:=X00。 end if。 end if。 dout=t。 end process。end rtl。時計數(shù)器模塊仿真波形如下從仿真波形可知，當計數(shù)到23時，下一個時鐘上升沿到來時就清零了，符合設計要求。時計數(shù)模塊框圖如下2. 分及秒計數(shù)模塊分及秒計數(shù)模塊也是一個2位10進制計數(shù)器，記數(shù)到59清零。VHDL的RTL描述如下：library ieee。use 。use 。entity t_s is port(en,clk,clr:in std_logic。 dout:buffer std_logic_vector(7 downto 0)。 c:out std_logic)。end t_s。architecture rtl of t_s isbegin process(en,clk,clr) begin if en=39。139。 then if clr=39。139。 then 異步清零
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