【正文】 基于LC3 ISA處理器的設(shè)計(jì)與仿真畢業(yè)論文目 錄第一章 緒論 1 1 1 本文工作 2第二章 設(shè)計(jì)流程和語言工具 3 設(shè)計(jì)流程 3 開發(fā)語言 5 設(shè)計(jì)工具 6 QuartusII開發(fā)環(huán)境 6 ModelSim仿真工具 8第三章 LC3指令系統(tǒng)結(jié)構(gòu) 10 10 寄存器組 11 指令集 12 操作碼 12 13 13 自陷、異常和中斷 17 17 中斷和異常處理 18第四章 數(shù)據(jù)通路設(shè)計(jì)與實(shí)現(xiàn) 21 LC3多周期處理器結(jié)構(gòu)模塊 21 數(shù)據(jù)通路分析 22 23 23 ALU的分析與設(shè)計(jì) 24 25 分支判斷的實(shí)現(xiàn) 26 加法器等其他功能模塊部件 26 自陷、中斷和異常的實(shí)現(xiàn) 27 當(dāng)前棧指針產(chǎn)生器 27 PSR系統(tǒng) 28 向量控制器 29 數(shù)據(jù)通路總體實(shí)現(xiàn) 30第五章 綜合驗(yàn)證與性能分析 32 綜合 32 驗(yàn)證 35 自陷服務(wù)與存儲器映射I/O的仿真測試 36 特殊指令以及兩種異常仿真測試 37 程序測試 39 41結(jié)束語 44致謝 45參考文獻(xiàn) 46附錄I 英文翻譯 47第一部分 英文原文 47第二部分 中文譯文 60附錄II 程序代碼 71附錄III 82第一章 緒論集成電路[1]發(fā)展初期最重要的應(yīng)用領(lǐng)域就是計(jì)算機(jī)技術(shù)領(lǐng)域。計(jì)算機(jī)的發(fā)展是建立在集成電路技術(shù)的基礎(chǔ)上的，而作為計(jì)算機(jī)核心部件的處理器，更是集成電路技術(shù)的結(jié)晶。1964年4月7日IBM公司研制成功了世界上第一個采用集成電路的通用計(jì)算機(jī)IBM 360，計(jì)算機(jī)從此進(jìn)入了集成電路時代。此后，集成電路的發(fā)展為微型計(jì)算機(jī)的出現(xiàn)和發(fā)展奠定了基礎(chǔ)。1971年，Intel公司成功地在一塊12平方毫米的芯片上集成了2300個晶體管，制成了一款包括運(yùn)算器、控制器在內(nèi)的時鐘頻率僅為108kHz的可編程序運(yùn)算芯片，它被稱為中央處理單元（CPU），又稱為微處理器，這就是世界上第一款微處理器——4004，從此便拉開了微處理器的序幕。此后微處理器芯片的集成度一直約每隔12至18個月便會增加一倍，性能也將提升一倍。這就是著名的“摩爾定律”[2]。目前，微處理器的主頻已經(jīng)達(dá)到了GHz級別?？梢院敛豢鋸埖卣f，沒有集成電路的發(fā)展就沒有微處理器的出現(xiàn)，自然也就不會有現(xiàn)在的微型計(jì)算機(jī)了。1993年，Yale Patt教授在密歇根大學(xué)提出對傳統(tǒng)教學(xué)思路的改革。1995年秋季，Yale Patt和Kevin Compton教授開設(shè)EECS100課程，這一課程是計(jì)算機(jī)科學(xué)（CS）、計(jì)算機(jī)工程（CE）和電子工程（EE）三個專業(yè)的第一門計(jì)算機(jī)類主修課程。2001年，Yale Patt教授正式發(fā)行了第一本內(nèi)容取自EECS100課程的教科書——Introduction to Computing Systems: from bits and gates to C and beyond [3]，書中內(nèi)容包括兩個部分：一是計(jì)算機(jī)底層結(jié)構(gòu)（LC2計(jì)算機(jī)），二是高級語言編程。此書發(fā)行后受到了大量學(xué)生和教師的好評，并且大多數(shù)人都贊同此書的編寫方法，2004年Yale Patt教授正式推出該教科書的第二版[4]，第二版書中最大的改動就是采用LC3結(jié)構(gòu)替換了第一版的LC2計(jì)算機(jī)模型。LC3是一個Von Neumann存儲程序型計(jì)算機(jī)，具有比較完備的指令系統(tǒng)結(jié)構(gòu)（ISA），對理解計(jì)算機(jī)各個組成部件的結(jié)構(gòu)特點(diǎn)、工作原理及相互協(xié)同運(yùn)行機(jī)制具有重要作用。2012年，我校計(jì)算機(jī)學(xué)院軟件工程專業(yè)采用該教材《計(jì)算機(jī)系統(tǒng)概論 英文版第二版》[5]作為二年級學(xué)生計(jì)算機(jī)組成課程的教材，為深入理解書中LC3 ISA的處理器微體系結(jié)構(gòu)、工作原理、中斷自陷等相關(guān)異常處理機(jī)制，決定采用Verilog HDL硬件描述語言設(shè)計(jì)教材中LC3的CPU，實(shí)現(xiàn)完整LC3 ISA處理器的邏輯設(shè)計(jì)，完成處理器的前端設(shè)計(jì)。 本文工作本次設(shè)計(jì)從研究微處理器的工作原理入手，采用Verilog HDL硬件描述語言，結(jié)合ModelSim仿真工具，通過團(tuán)隊(duì)合作，完成了能夠?qū)崿F(xiàn)15條指令的帶有自陷、中斷和異常運(yùn)行機(jī)制的LC3多周期處理器的設(shè)計(jì)與仿真，本人獨(dú)立完成多周期處理器的數(shù)據(jù)通路部分的設(shè)計(jì)，本文主要進(jìn)行以下幾方面工作：1. 查閱相關(guān)文獻(xiàn)資料，學(xué)習(xí)Verilog HDL硬件描述語言，熟悉使用ModelSim仿真工具，Quartus II綜合工具；2. 深入分析LC3指令系統(tǒng)結(jié)構(gòu)，掌握每條指令的功能及具體運(yùn)行的過程；3. 分析指令執(zhí)行周期，深入理解自陷、中斷和異常的運(yùn)行機(jī)制，構(gòu)建功能模塊；4. 研究多周期處理器的基本工作原理，完成能夠?qū)崿F(xiàn)15條指令的帶有中斷和異常處理機(jī)制的多周期處理器的數(shù)據(jù)通路的設(shè)計(jì)；5. 使用Quartus II進(jìn)行綜合，ModelSim進(jìn)行仿真驗(yàn)證，并完成整體設(shè)計(jì)的功能測試。第二章 設(shè)計(jì)流程和語言工具 設(shè)計(jì)流程集成電路（IC）設(shè)計(jì)是將系統(tǒng)、邏輯與性能的設(shè)計(jì)要求轉(zhuǎn)化為具體的物理版圖的過程， 也是一個把產(chǎn)品從抽象一步步具體化、直至最終物理實(shí)現(xiàn)的過程。為了完成這一過程， 人們研究出了層次化和結(jié)構(gòu)化的設(shè)計(jì)方法：層次化的設(shè)計(jì)方法能使復(fù)雜的系統(tǒng)簡化，并能在不同的設(shè)計(jì)層次及時發(fā)現(xiàn)錯誤并加以糾正；結(jié)構(gòu)化的設(shè)計(jì)方法是把復(fù)雜抽象的系統(tǒng)劃分成一些可操作的模塊，允許多個設(shè)計(jì)者同時設(shè)計(jì)，而且某些子模塊的資源可以共享。IC設(shè)計(jì)[5]是一個非常復(fù)雜的過程，它的流程不是固定不變的，而是隨著設(shè)計(jì)方法學(xué)和EDA（Electronic Design Automation）工具的進(jìn)步而不斷演化的。IC設(shè)計(jì)的基本流程如下：(1) 設(shè)計(jì)者分析用戶和市場的需求，將其轉(zhuǎn)化成對芯片產(chǎn)品的技術(shù)需求，形成設(shè)計(jì)規(guī)范說明書。(2) 設(shè)計(jì)和優(yōu)化芯片中所使用的算法。一般使用高級編程語言（如C/C++）對算法進(jìn)行建模和借助仿真工具（如MATLAB）進(jìn)行仿真，進(jìn)而對算法進(jìn)行評估和優(yōu)化。(3) 根據(jù)設(shè)計(jì)的功能需求和算法分析的結(jié)果，設(shè)計(jì)芯片的架構(gòu)，并對不同的方案進(jìn)行比較。根據(jù)性能、價格和功耗的約束，選擇最合適的方案。這一階段可以使用SystemC語言對芯片架構(gòu)進(jìn)行建模和分析。(4) RTL設(shè)計(jì)使用硬件描述語言完成對設(shè)計(jì)實(shí)體的RTL級描述。這一階段可以使用VHDL和Verilog HDL語言的輸入工具編寫代碼。(5) RTL驗(yàn)證使用仿真工具或者其他RTL代碼分析工具，驗(yàn)證RTL代碼的質(zhì)量和性能。該階段可以使用System Verilog等驗(yàn)證語言和其他驗(yàn)證工具生成的testbench進(jìn)行設(shè)計(jì)驗(yàn)證，確認(rèn)設(shè)計(jì)是否符合設(shè)計(jì)規(guī)范。(6) 綜合階段使用綜合工具將RTL代碼生成描述實(shí)際電路的門級網(wǎng)表文件。(7) 門級驗(yàn)證對綜合生成的門級網(wǎng)表進(jìn)行驗(yàn)證。這一階段通常會使用仿真、靜態(tài)時序分析和形式驗(yàn)證等工具。 IC設(shè)計(jì)流程(8) 后端設(shè)計(jì)根據(jù)速度和面積的約束利用布局布線工具對綜合產(chǎn)生的門級網(wǎng)表進(jìn)行布局規(guī)劃（Floorplanning）、布局（Placement）、布線（Routing），生成生產(chǎn)用的版圖。(9) 電路參數(shù)利用參數(shù)提取工具提取芯片中連線的寄生參數(shù)，從而獲得門級的延時和時序信息。(10) 版圖后驗(yàn)證根據(jù)后端設(shè)計(jì)取得的延時信息，再次驗(yàn)證設(shè)計(jì)是否能夠?qū)崿F(xiàn)所有的功能和性能指標(biāo)。(11) 在特定的芯片工藝生產(chǎn)線上制造芯片。(12) 測試階段主要對制造好的芯片進(jìn)行測試，檢測生產(chǎn)中產(chǎn)生的缺陷和問題。IC設(shè)計(jì)流程一般分為前端設(shè)計(jì)（邏輯設(shè)計(jì)）和后端設(shè)計(jì)（物理設(shè)計(jì)）。從數(shù)模角度分，IC設(shè)計(jì)又分為數(shù)字設(shè)計(jì)和模擬設(shè)計(jì)。本次畢業(yè)設(shè)計(jì)的工作為數(shù)字前端設(shè)計(jì)。本次設(shè)計(jì)采用的開發(fā)語言為Verilog 硬件描述語言，仿真工具和驗(yàn)證工具為ModelSim ALTERA ，綜合和時序分析工具為Quartus II 。 開發(fā)語言硬件描述語言是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語言可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后利用EDA工具逐層仿真驗(yàn)證，再把其中需要變?yōu)榫唧w物理電路的模塊組合經(jīng)由自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去再用專用集成電路（ASIC）或現(xiàn)場可編程門陣列（FPGA）自動布局布線工具把網(wǎng)表轉(zhuǎn)換為具體電路布線結(jié)構(gòu)的實(shí)現(xiàn)。在制成物理器件之前，還可以用Verilog的門級模型來代替具體基本元件。因其邏輯功能和延時特性與真實(shí)的物理元件完全一致，所以在仿真工具的支持下能驗(yàn)證復(fù)雜數(shù)字系統(tǒng)物理結(jié)構(gòu)的正確性，使投片的成功率達(dá)到100%。目前，這種稱為高層次設(shè)計(jì)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國約有90%以上的ASIC和FPGA已采用Verilog硬件描述語言方法進(jìn)行設(shè)計(jì)。Verilog HDL[6] 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言允許設(shè)計(jì)者進(jìn)行各種級別的邏輯設(shè)計(jì)，進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時序分析、邏輯綜合。Verilog HDL語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時延和波形產(chǎn)生機(jī)制。由于Verilog HDL從C編程語言中繼承了多種操作符和結(jié)構(gòu)，Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用，對大多數(shù)建模應(yīng)用來說核心子集已經(jīng)足夠。模塊是Verilog HDL的基本描述單位，用于描述某個設(shè)計(jì)的功能或結(jié)構(gòu)及其與其他模塊通信的外部端口。一個設(shè)計(jì)的結(jié)構(gòu)可使用開關(guān)級原語、門級原語和用戶定義的原語方式描述；設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述；時序行為使用過程結(jié)構(gòu)進(jìn)行描述。一個模塊可以在另一個模塊中使用。模塊之間可以通過使用線網(wǎng)來相互連接。在模塊中，結(jié)構(gòu)和行為可以自由混合。也就是說，模塊描述中可以包含實(shí)例化的門、模塊實(shí)例化語句、連續(xù)賦值語句以及always語句和initial語句的混合。一個模塊的基本語法如下：module　module_name( port_list )。Declarations: //說明部分reg, wire, parameter,input, output, inout,function, task,……Statements: //語句部分initial　statementalways　statementmodule　instantiationgate　instantiationUDP　instantiationcontinuous　assignmentendmodule說明部分用于定義不同的項(xiàng)，例如模塊描述中使用的寄存器和參數(shù)。語句部分定義設(shè)計(jì)的功能和結(jié)構(gòu)。說明部分和語句部分可以散布在模塊中的任何地方；但是變量、寄存器、線網(wǎng)和參數(shù)等的說明部分必須在使用前出現(xiàn)。為了使模塊描述清晰和具有良好的可讀性，最好將所有的說明部分放在語句前。 設(shè)計(jì)工具 QuartusII開發(fā)環(huán)境Quartus II開發(fā)環(huán)境[7]是一個基于Altera器件進(jìn)行邏輯電路設(shè)計(jì)的集成開發(fā)環(huán)境。Quartus 。 II設(shè)計(jì)流程，接下來簡要介紹本次設(shè)計(jì)使用的Quartus II基本功能模塊。在Quartus II軟件系統(tǒng)中，一個“工程”（project）包含了整套的設(shè)計(jì)文件、軟件資源文件、仿真文件、系統(tǒng)設(shè)置和具體設(shè)計(jì)的層次信息等。開發(fā)者可以使用文本編輯器、模塊編輯器、參數(shù)化模塊資源庫（LPM）創(chuàng)建設(shè)計(jì)文件和其他EDA工具創(chuàng)建的設(shè)計(jì)文件作為Quartus II設(shè)計(jì)源文件。 Quartus II設(shè)計(jì)流程使用Complier的“Quartus II Analysis amp。 Synthesis”模塊分析、綜合設(shè)計(jì)文件并建立工程數(shù)據(jù)庫?！癆nalysis amp。 Synthesis”使用Quartus II內(nèi)置的綜合工具綜合Verilog設(shè)計(jì)文件（.v）或VHDL設(shè)計(jì)文件（.vhd），它完全支持Verilog HDL和VHDL語言，并提供控制綜合過程的選項(xiàng)。也可以使用其他EDA綜合工具綜合VHDL或者Verilog HDL設(shè)計(jì)文件，生成可以與Quartus II軟件配合使用的EDIF網(wǎng)表文件（.edf），然后再用到Quartus II軟件工具中。Quartus II Fitter也稱為PowerFitTM Fitter，用于完成布局布線，在Quartus II軟件中也成為“布局布線”。Fitter使用“Analysis amp。 Synthesis”建立的數(shù)據(jù)庫，將工程中的邏輯需求和時序需求與器件的可用資源相匹配。它將每個邏輯功能分配到最恰當(dāng)?shù)倪壿媶卧恢靡詽M足布線和時序的要求。Quartus II Timing Analyzer允許用戶分析設(shè)計(jì)中所有邏輯的性能，并協(xié)助引導(dǎo)Fitter滿足設(shè)計(jì)中的時序要求。默認(rèn)情況下，Timing Analyzer作為全編譯的一部分自動執(zhí)行，它分析和報告時序信息，例如建立時間tSU、保持時間tH、時鐘至輸出延時tCO、引腳到引腳延時tPD、最大時鐘頻率fmax以及設(shè)計(jì)的其他時序特性。使用Timing Analyzer生成的信息分析、調(diào)試和驗(yàn)證設(shè)計(jì)的時序性能，也可以進(jìn)行最快時序模式的時序分析，報告最佳情形下的時序情況。Quartus II PowerPlay功率分析工具提供了一個界面，用于在設(shè)計(jì)的各個階段估算靜態(tài)和動態(tài)功耗。PowerPlay功率分析器完成功率分析，并生成一個高亮的包含按類型和實(shí)體分割、功耗等信息的功率報告。本次畢業(yè)設(shè)計(jì)主要使用以上這些基本的功能模塊。 ModelSim仿真工具M(jìn)odelSim仿真工具[8]是Mentor公司的子公司Model Tech開發(fā)的軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、Tcl/Tk技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù)IP核，個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，是FPGA/ASIC設(shè)計(jì)的首選仿真軟件。主要特點(diǎn)： RTL和門級優(yōu)化，本地編譯結(jié)構(gòu)，編譯仿真速度快，跨平臺跨版本仿真；1