【正文】 中圖分類號(hào)： 密 級(jí)： 學(xué)科分類號(hào)： 論文編號(hào)：碩士學(xué)位論文 網(wǎng)絡(luò)處理器中微引擎的設(shè)計(jì)與實(shí)現(xiàn)研究生姓名 張琦 學(xué)科專業(yè) 計(jì)算機(jī)系統(tǒng)結(jié)構(gòu) 研究方向 數(shù)字系統(tǒng)設(shè)計(jì) 指導(dǎo)教師 章建雄 研究員級(jí)高工培養(yǎng)單位 中國(guó)電子科技集團(tuán)公司第三十二研究所電子科學(xué)研究院二О一三年十二月二十五日學(xué)位論文獨(dú)創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是本人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果。除已特別加以標(biāo)注和致謝的地方外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過(guò)的研究成果。與我一同工作的同志對(duì)本研究所做的任何貢獻(xiàn)均已在論文中作了明確的說(shuō)明并表示謝意。作者簽名： 日期： 年 月 日學(xué)位論文使用授權(quán)本人完全了解填寫培養(yǎng)單位名稱有關(guān)保留和使用學(xué)位論文的規(guī)定，本人在攻讀學(xué)位期間論文工作的知識(shí)產(chǎn)權(quán)單位屬于填寫培養(yǎng)單位名稱。培養(yǎng)單位和學(xué)位授予單位有權(quán)保留并向國(guó)家有關(guān)部門或機(jī)構(gòu)送交論文的復(fù)印件和電子版，允許論文被查閱和借閱，可以將學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索，可以采用影印、縮印或掃描等復(fù)制手段保存、匯編學(xué)位論文。保密的學(xué)位論文在解密后適用此授權(quán)。作者簽名： 日期： 年 月 日導(dǎo)師簽名： 日期： 年 月 日摘要摘 要 隨著網(wǎng)絡(luò)帶寬的增長(zhǎng)和新興應(yīng)用的涌現(xiàn)，網(wǎng)絡(luò)處理器作為一種同時(shí)具有高性能和可編程能力的解決方案，獲得了越來(lái)越多的關(guān)注和應(yīng)用。網(wǎng)絡(luò)處理器是一種專門應(yīng)用于網(wǎng)絡(luò)系統(tǒng)的微處理器，通常采用多核多線程結(jié)構(gòu)，集合了高速度、低功耗和可編程的優(yōu)點(diǎn)，通過(guò)專用協(xié)處理單元的使用可為設(shè)計(jì)人員提供更大的自由。網(wǎng)絡(luò)處理器一般都集成了多個(gè)RISC處理器來(lái)滿足高性能線速處理要求，這些處理器專門針對(duì)網(wǎng)絡(luò)協(xié)議處理而優(yōu)化設(shè)計(jì)，通常被稱之為微引擎。本文主要研究了網(wǎng)絡(luò)處理器中微引擎的設(shè)計(jì)與實(shí)現(xiàn)。首先分析了科研項(xiàng)目中的網(wǎng)絡(luò)處理器和四種類型的微引擎，并對(duì)微引擎的設(shè)計(jì)技術(shù)進(jìn)行了相關(guān)研究，然后從指令集設(shè)計(jì)、微引擎結(jié)構(gòu)設(shè)計(jì)、流水線設(shè)計(jì)等方面對(duì)轉(zhuǎn)發(fā)微引擎進(jìn)行了設(shè)計(jì)與實(shí)現(xiàn)，最后本文采用UVM驗(yàn)證平臺(tái)對(duì)微引擎進(jìn)行了功能驗(yàn)證，通過(guò)手工添加激勵(lì)與隨機(jī)產(chǎn)生激勵(lì)相結(jié)合進(jìn)行了覆蓋率統(tǒng)計(jì)。對(duì)于設(shè)計(jì)的性能評(píng)估主要包括硬件部分的FPGA開(kāi)銷評(píng)估和ASIC開(kāi)銷評(píng)估，以及借助于網(wǎng)絡(luò)處理器應(yīng)用驗(yàn)證環(huán)境，即運(yùn)行IPv4轉(zhuǎn)發(fā)測(cè)試從吞吐率和丟包率方面進(jìn)行性能評(píng)估。評(píng)估結(jié)果表明設(shè)計(jì)的微引擎滿足萬(wàn)兆的轉(zhuǎn)發(fā)速度，符合網(wǎng)絡(luò)處理器的芯片面積、功耗等設(shè)計(jì)要求。本文主要內(nèi)容和創(chuàng)新點(diǎn)總結(jié)如下：1) 本文微引擎采用73位專用RISC指令集，相對(duì)于一般指令集，增加如小項(xiàng)運(yùn)算指令Minterm、大小比較指令SetMaxMin、存儲(chǔ)器讀寫指令等專為解決為微引擎數(shù)據(jù)包處理而設(shè)計(jì)的指令，這些指令對(duì)于網(wǎng)絡(luò)處理中微引擎對(duì)外部數(shù)據(jù)數(shù)據(jù)的訪問(wèn)以及數(shù)據(jù)運(yùn)算要求非常適用。2) 本文采用UVM驗(yàn)證方法學(xué)編寫的網(wǎng)絡(luò)處理器微引擎驗(yàn)證平臺(tái)，高效驗(yàn)證了微引擎RTL級(jí)代碼，實(shí)現(xiàn)了對(duì)所設(shè)計(jì)微引擎的功能驗(yàn)證。同時(shí)，采用UVC解決方案搭建的驗(yàn)證平臺(tái)模塊設(shè)計(jì)合理、可重用性高，可為其他處理器驗(yàn)證工作提供模板。3) 對(duì)所設(shè)計(jì)微引擎的硬件開(kāi)銷和性能進(jìn)行了評(píng)估。對(duì)于FPGA的開(kāi)銷評(píng)估，微引擎包含的四個(gè)處理單元，其中每個(gè)處理單元大約占用 38000個(gè) 4 輸入 LUT，運(yùn)行頻率達(dá)到 。對(duì)于ASIC的開(kāi)銷評(píng)估，采用TMSC65nm單元庫(kù)進(jìn)行了布局布線綜合之后，微引擎處理單元運(yùn)行的頻率為714MHz，面積為 ，總的功耗為 ，滿足我們NP2網(wǎng)絡(luò)處理器的設(shè)計(jì)要求。關(guān)鍵字：網(wǎng)絡(luò)處理器 微引擎 指令集 驗(yàn)證平臺(tái) 性能評(píng)估71AbstractAbstratWith the growth of the network bandwidth and emerging applications, network processor as a solution with high performance and programmability, has gained more and more attention and application. Network processor is a microprocessor that specially used in network system, which usually with multicore and multi thread structure and bining the advantages of low power consumption and high speed, programmable, and through a dedicated co processor unit can provide more freedom for designers. Network processor general is integrated in the RISC processor to meet high performance wire speed processing requirements, the processor is designed for network protocol processing and optimization design, often referred to as the micro engine.This paper mainly studies the design and implementation of micro engine in network processor. The first analysis of network processor and four types of micro engine in network processor, and the micro engine design technology for the related research. Then the micro engine is designed and realized from aspects of instruction set design, micro engine structure design, and pipeline design. Finally, this paper uses the UVM verification platform to validate the function of micro engine. Coverage statistics is finished by using manually adding excitation and random excitation. Performance evaluation of the design mainly includes the FPGA hardware overhead evaluation and ASIC hardware overhead evaluation, and from the application of network processor verification environment, which is running the IPv4 forwarding works from the aspects of throughput and packet loss rate to evaluate the performance. Micro engine evaluation results show that the design meets the Gigabit forwarding speed, and ply with the design requirements of network processor of the area and power main content and innovation are as follows:1. This miro engine uses a 73 bits special instruction with the general instruction set, adding a small term operation instruction Minterm,size parison instruction SetMaxMin, memory reading and writting instructions and other instructions designed to deal with the micro engine packet instructions are very suitable for the micro engine of network processor accessing external data and data puting requirements.2. UVM verification methodology is used to write testbench of the micro engine in network processor， which has efficiently verified RTLlevel code of micro engine，and the functional verication of designed micro engine is the verication platform is built with UVC solution and module design is reasonable, high reusability, which can be used to provide a template for other processors validation.3. In this thesis the hardware overhead and performance of designed micro engine contians four processing units, and each processing unit takes about 38000 LUTs of 4 inputs, and operating frequency can reach . For the cost of assessment of ASIC, using TMSC65nm cell library of layout synthesis, micro engine processing unit operating frequency is 714 MHz, the area is , the total power consumption is , which has met the requirements of the design of P1600 network processor. Keywords: Network Processor, Micro Engine, Instructions Set, Testbench, Performance Evaluation目錄目 錄摘 要 IAbstrat II目 錄 IV圖表清單 VI第1章 緒論 1 研究背景和意義 1 國(guó)內(nèi)外研究和發(fā)展現(xiàn)狀 2 論文的研究?jī)?nèi)容和結(jié)構(gòu)安排 3第2章 網(wǎng)絡(luò)處理器微引擎研究 5 網(wǎng)絡(luò)處理器及微引擎分析 5 P1600網(wǎng)絡(luò)處理器介紹 6 解析微引擎 7 搜索微引擎 8 轉(zhuǎn)發(fā)微引擎 9 修改微引擎 10 網(wǎng)絡(luò)處理器微引擎設(shè)計(jì)技術(shù)研究 11 微引擎處理單元架構(gòu) 11 微引擎指令集架構(gòu) 12 微引擎并行技術(shù) 12 本章小結(jié) 13第3章 轉(zhuǎn)發(fā)微引擎設(shè)計(jì)與實(shí)現(xiàn) 15 指令集設(shè)計(jì) 15 專用指令集 15 尋址方式 18 寄存器模型 19 微引擎結(jié)構(gòu)設(shè)計(jì) 19 微引擎結(jié)構(gòu)描述 19 微引擎功能模塊設(shè)計(jì) 20 微引擎流水線設(shè)計(jì) 26 流水線結(jié)構(gòu)設(shè)計(jì) 26 流水線相關(guān)部件設(shè)計(jì) 27 微引擎設(shè)計(jì)實(shí)現(xiàn)方法 33 本章小結(jié) 33第4章 微引擎設(shè)計(jì)驗(yàn)證和性能分析 35 微引擎功能驗(yàn)證 35 驗(yàn)證策略和方法 35 驗(yàn)證環(huán)境 38 驗(yàn)證過(guò)程和結(jié)果 42 微引擎性能評(píng)估 45 評(píng)估策略和方法 45 硬件開(kāi)銷評(píng)估 45 應(yīng)用性能分析 51 本章小結(jié) 53第5章 總結(jié)與展望 54 工作總結(jié) 54 工作展望 54參考文獻(xiàn) 56在學(xué)期間發(fā)表的學(xué)術(shù)論文及取得的研究成果 58致 謝 59附 錄 60圖表清單圖表清單 5 6 P1600網(wǎng)絡(luò)處理器結(jié)構(gòu)框圖...............................................................................7 8 Search1微引擎組織結(jié)構(gòu) 9 Search2微引擎組織結(jié)構(gòu) 9 10 11 13............................................................................... 21 21 ALU執(zhí)行單元原理圖 22 Minterm運(yùn)算示意圖 23 MAX運(yùn)算單元 24 PRI_ENC運(yùn)算單元 25 26 27 P0級(jí)接口信號(hào)圖 28 P1級(jí)接口信號(hào)圖 28