【正文】 基于 FPGA 的信號發(fā)生器設計論文 1 目 錄 （修改過）任務書………………………………………………………………………………….Ⅰ開題報告……………………………………………………………………………….Ⅱ指導教師審查意見…………………………………………………………………….Ⅲ評閱教師評語………………………………………………………………………….Ⅳ答辯會議記錄 …………………………………………………………………………Ⅴ中文摘要……………………………………………………………………………….Ⅵ外文摘要……………………………………………………………………………….Ⅶ1 引言 ................................................................5 課題來源 ..........................................................................................................5 課題研究的研究背景 .......................................................................................5 國內(nèi)外的發(fā)展現(xiàn)狀、發(fā)展趨勢及存在的主要問題 .......................................5 課題研究的指導思想與技術路線 ...................................................................62 FPGA 的信號發(fā)生器設計指標 .............................................73 FPGA 信號發(fā)生器設計方案選擇 4 主要器件介紹 （包括 FPGA、DAC、運放等）5 信號發(fā)生器硬件設計 總體設計框圖 （包括 FPGA 、DAC、信號放大等） 基于 FPGA 的 DDS 設計原理 LPF 低通濾波 VGA 電路及 PA 電路6 信號發(fā)生器軟件設計 頂層原理圖 正弦波產(chǎn)生模塊 三角波產(chǎn)生模塊 方波產(chǎn)生模塊 .....................................................77 波形仿真結果 .........................................................198 總結 ................................................................24致 謝 ..................................................................26基于 FPGA 的信號發(fā)生器設計論文 2 前 言信號發(fā)生器是實驗室的常用儀器之一，設計信號發(fā)生器具有實際應用的意義。而采用 FPGA 的方法設計信號發(fā)生器可以產(chǎn)生頻率比較高的信號，例如頻率為幾 M 的正弦波。通常正弦波產(chǎn)生的方法是采用 MCU+DDS 的方法，但是由于 DDS 的造價比較高，所以在指標要求不高的情況下，可以使用FPGA 來實現(xiàn) DDS 頻率合成的原理來產(chǎn)生較高頻率的正弦波，任意波形的信號也是如此。課題《基于 FPGA 的信號發(fā)生器的設計》主要研究內(nèi)容為 DDS 基數(shù)及其FPGA 的實現(xiàn)。其目的在于讓設計者能掌握 DDS 的原理及其設計思路，具體的了解 EDA 技術流程，熟悉硬件描述語言設計功能電路，并最終檢驗設計的設計能力。隨著我國的經(jīng)濟日益增長，社會對電子產(chǎn)品的需求量也就越來越大，目前，我國的電子產(chǎn)品市場正在迅速的壯大，市場前景廣闊。FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)在現(xiàn)代數(shù)字電路設計中發(fā)揮著越來越重要的作用。FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD 能完成任何數(shù)字器件的功能，從簡單的 74 電路到高性能的 CPU。它的影響毫不亞于 20 世紀 70 年代單片機的發(fā)明和使用。基于 FPGA 的信號發(fā)生器設計論文 3 現(xiàn)在隨著電子技術的發(fā)展，產(chǎn)品的技術含量越來越高，使得芯片的復雜程度越來越高，人們對數(shù)萬門乃至數(shù)百萬門設計的需求也越來越多，特別是專用集成電路（ASIC）設計技術的日趨進步和完善，推動了數(shù)字系統(tǒng)設計的迅速發(fā)展。僅靠原理圖輸入方式已不能滿足要求，采用硬件描述語言 VHDL的設計方式應運而生，解決了傳統(tǒng)用電路原理圖設計大系統(tǒng)工程時的諸多不便，成為電子電路設計人員的最得力助手。設計工作從行為、功能級開始，并向著設計的高層次發(fā)展。這樣就出現(xiàn)了第三代 EDA 系統(tǒng)，其特點是高層次設計的自動化。 第三代 EDA 系統(tǒng)中除了引入硬件描述語言，還引入了行為綜合工具和邏輯綜合工具，采用較高的抽象層次進行設計，并按層次式方法進行管理，可大大提高處理復雜設計的能力，縮短設計周期，綜合優(yōu)化工具的采用使芯片的品質(zhì)如面積、速度和功耗等獲得了優(yōu)化，因而第三代 EDA 系統(tǒng)迅速得到了推廣應用。目前，最通用的硬件描述語言有 VHDL 和 VerilogHDL 兩種，現(xiàn)在大多設計者都使用 93 年版標準的 VHDL，并且通過了 IEEE 認定，成為世界范圍內(nèi)通用的數(shù)字系統(tǒng)設計標準。VHDL 是一種新興的程序設計語言，使用 VHDL 進行設計其性能總是比常規(guī)使用 CPU 或者 MCU 的程序設計語言在性能上要高好幾個數(shù)量級。這就是說，在傳統(tǒng)上使用軟件語言的地方，VHDL 語言作為一種新的實現(xiàn)方式會應用得越來越廣泛。本課題設計是采用美國 Altera 公司的FLEX10K10 器件，使用的是 Altera 公司的 EDA 軟件平臺 Maxplus –II 可編程邏輯器件開發(fā)軟件?；?EDA 工具的 FPGA/CPLD 的開發(fā)流程CPLD/FPGA 器件的設計一般可分為設計輸入、設計實現(xiàn)和編程三個設計步驟：，可根據(jù)需要選擇，也可混合輸入。EDA 工具會自動檢查語法； EDA 工具對設計文件進行編譯，進行邏輯綜合、優(yōu)化，并針對器件進行映射、布局、布線，產(chǎn)生相應的適配文件； EDA 軟件將適配文件配置到相應的 CPLD／FPGA 器件中，使其能夠?qū)崿F(xiàn)預期的功能。信號發(fā)生器是數(shù)字設備運行工作中必不可少的一部分，沒有良好的脈沖信號源，最終就會導致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。不論是處于開發(fā)還是故障檢修階段，輸出標準且性能優(yōu)秀的信號發(fā)生器總是能夠帶來工作效率的大幅提升，使新產(chǎn)品有一個標準的信號源、損壞的系統(tǒng)基于 FPGA 的信號發(fā)生器設計論文 4 得到正確校驗，不會被一些故障所蒙蔽。在傳統(tǒng)的信號發(fā)生器中，大都使用分立元件，而且體積龐大攜帶不便，且大部分只能輸出一種脈沖信號波形。在設計領域，不管采用什么技術生產(chǎn)，