基于fpga的計數(shù)器的程序設(shè)計方案(已修改)
2025-05-18 00:19 本頁面
【正文】 基于FPGA的計數(shù)器的程序設(shè)計方案 FPGA簡介FPGA（Field－Progrmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。自1985 年Xilinx 公司推出第一片中大規(guī)?，F(xiàn)場可編程邏輯器件(FP2GA) 至今,FPGA 已經(jīng)歷了十幾年的歷。在這十幾年的過程中,可編程器件有了驚人的發(fā)展:從最初的1200 個可利用門,到今天的25 萬可利用門,規(guī)模增大了200 多倍。 FPGA 供應(yīng)商也從Xilinx 的一枝獨秀,到今天近20 個廠商的分庭抗?fàn)帯PGA 從單一的基于SRAM結(jié)構(gòu)到今天各種結(jié)構(gòu)類型的出現(xiàn),都充分體現(xiàn)了可編程器件這一巨大市場的吸引力?！ PGA 不僅可以解決電子系統(tǒng)小型化、低功耗、高可靠性等問題,而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價格不斷降低。由于目前電子產(chǎn)品生命周期相對縮短,相近功能產(chǎn)品的派生設(shè)計增多等特點,促使FPGA 越來越多地取代了ASIC 的市場,特別是對國內(nèi)眾多的科研單位來說,小批量、多品種的產(chǎn)品需求,使得FPGA 成為首選。 硬件描述語言VHDL特點功能強大、設(shè)計靈活。VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計描述功能，層層細化，最后可直接生成電路級描述。VHDL支持同步電路、異步電路和隨機電路的設(shè)計，這是其他硬件描述語言所不能比擬的。VHDL還支持各種設(shè)計方法，既支持自底向上的設(shè)計，又支持自頂向下的設(shè)計；既支持模塊化設(shè)計，又支持層次化設(shè)計。支持廣泛、易于修改。由于VHDL已經(jīng)成為IEEE標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù)EDA工具幾乎都支持VHDL，這為VHDL的進一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計過程中，主要的設(shè)計文件是用VHDL編寫的源代碼，因為VHDL易讀和結(jié)構(gòu)化，所以易于修改設(shè)計。強大的系統(tǒng)硬件描述能力。VHDL具有多層次的設(shè)計描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外，VHDL支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。獨立于器件的設(shè)計、與工藝無關(guān)。設(shè)計人員用VHDL進行設(shè)計時，不需要首先考慮選擇完成設(shè)計的器件，就可以集中精力進行設(shè)計的優(yōu)化。當(dāng)設(shè)計描述完成后，可以用多種不同的器件結(jié)構(gòu)來實現(xiàn)其功能。很強的移植能力。VHDL是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計描述可以被不同的工具所支持，使得設(shè)計描述的移植成為可能。 軟件開發(fā)工具Quartus II 簡介Altera的Quartus II 設(shè)計軟件提供了完整的多平臺設(shè)計環(huán)境，它可以輕易滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng) (SOPC) 設(shè)計的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境。Quartus II設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis＆Synthesis）、適配器（Fitter）、裝配器(Assembler)、時序分析器(Timing Analyzer)、設(shè)計輔助模塊(Design Assistant)等?？梢酝ㄟ^選擇 Start Compilation （Processing 菜單）來運行所有的編譯器模塊。若要單獨運行各個模塊，可以通過選擇 Start（Processing 菜單），然后從 Start 子菜單中為模塊選擇相應(yīng)的指令。此外，還可以通過選擇 Compiler Tool （Tools 菜單）并在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，還可以打開其它相關(guān)窗口。Quartus II支持層次化的設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊進行調(diào)試，從而解決原理圖與HDL混合輸入設(shè)計的問題。在設(shè)計輸入之后，Quartus II的編譯器將給出設(shè)計輸入的錯誤報告?？梢允褂肣uartus II帶有的RTL Viewer觀察綜合后的RTL圖。Quartus II自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編譯文件匯編（裝配）、時序參數(shù)提取以及編程下載幾個步驟。2 整體設(shè)計方案設(shè)計基于FPGA的計數(shù)器，要求顯示1個09999的四位計數(shù)器，可以由4個模為10的十進制計數(shù)器級聯(lián)而成，所以可以顯示的頻率范圍是19999HZ。因此，頻率計的功能分割成四個模塊：分頻計，計數(shù)器，輸出鎖存器和譯碼顯示電路。各個模塊均用VHDL語言描述并用quartus2進行仿真。本設(shè)計采用數(shù)控分頻計，可以對信號實現(xiàn)不同分頻比，輸出信號作為計數(shù)器輸入。鎖存器由
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