基本電路及其在fpga中實(shí)現(xiàn)(已修改)
2025-05-11 05:40 本頁面
【正文】 基本電路及其在 FPGA中實(shí)現(xiàn) 北京理工大學(xué)信息與電子學(xué)院 ? 一、 FPGA介紹 ? 二、基本電路實(shí)現(xiàn) FPGA設(shè)計(jì)流程 設(shè)計(jì)輸入 ? 兩種設(shè)計(jì)輸入方法：硬件描述語言（ HDL）或原理圖 ? 不管采用何種設(shè)計(jì)方法，都需要一個(gè)工具來生成 EDIF網(wǎng)表以便對 Xilinx的 FPGA編程 適合的綜合工具有： Synplify、 Leonardo Spectrum、 XST ? 對設(shè)計(jì)進(jìn)行仿真使你的設(shè)計(jì)按照預(yù)計(jì)方案。 設(shè)計(jì)實(shí)現(xiàn) 設(shè)計(jì)實(shí)現(xiàn) ? 不僅僅是指“布局布線” ? 實(shí)現(xiàn)包括很多步驟： 轉(zhuǎn)換 ：將多個(gè)設(shè)計(jì)文件合并為一個(gè)網(wǎng)表。 映射 ：將網(wǎng)表的邏輯符號（門）組裝到物理元件（ CLB和 IOB）中。 布局布線 ：將元件放置至器件中，并將它們連接起來，同時(shí)提取出時(shí)序數(shù)據(jù) 并生成各種報(bào)告。 ? 每個(gè)步驟都會(huì)生成一些文件，使得可以 Xilinx工作（例如Floorplanner、 FPGA Editor、 Xpower等。 下載 ISE ISE將運(yùn)行所有必要的步驟實(shí)現(xiàn)設(shè)計(jì) ? 綜合 HDL或原理圖代碼 ? 轉(zhuǎn)換 ? 映射 ? 布局布線 實(shí)現(xiàn) ? 每個(gè)實(shí)現(xiàn)步驟可以被展開看到可用的子工具和子過程
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