【正文】 P1第 3章 硬件描述語言 VHDLDesign EntryP2 硬件描述語言概述 VHDL語言基本結(jié)構(gòu) VHDL語言主要描述語句 VHDL語言組合邏輯設(shè)計 VHDL語言時序邏輯設(shè)計 VHDL語言的狀態(tài)機設(shè)計 VHDL描述方法對電路結(jié)構(gòu)的影響 VHDL的 Testbench的編寫方法 Modelsim仿真軟件介紹 P3 硬件描述語言概述HDL （ Hardware Description Language） :硬件描述語言p 是一種形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后利用 EDA工具，逐層仿真驗證，再利用綜合工具把 HDL轉(zhuǎn)換為門級網(wǎng)表，最后用 ASIC或 FP－ GA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換成具體的電路。p 目前，美國硅谷約有 90％以上的 ASIC和 FPGA采用 HDL進行設(shè)計。 HDL發(fā)展至今已有 20多年的歷史，并成功的應(yīng)用于EDA設(shè)計的各個階段：建模、仿真、驗證和綜合等。 1. HDL語言P4 HDL語言① VHDL VHDL是美國國防部在 20世紀 70年代末 80年代初提出的 VHSIC（ Very High Speed Integrated Circuit）計劃的產(chǎn)物，1981年提出了一種新的硬件描述語言，稱為 VHSIC Hardware Description Language 也就是我們熟知的 VHDL。 ② Verilog HDL Verilog HDL是在 C語言基礎(chǔ)上發(fā)展起來的一種硬件描述語言，它是由 GDA（ Gateway Design Automation）公司的 Phil Moorby于 1983年創(chuàng)建的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 P5③ Superlog 集合了 Verilog的簡潔、 C語言的強大、功能驗證和系統(tǒng)級結(jié)構(gòu)設(shè)計等特征，是一種高速的硬件描述語言。由 Phil Moorby與 Peter Flake和一家叫做 Co－ Design Automation的EDA公司合作，在 Verilog語言的基礎(chǔ)上，結(jié)合高級語言 C、 C＋＋甚至 Java等語言的特點，進行擴展，于 1999年發(fā)布了SuperlogTm系統(tǒng)設(shè)計語言，同時開發(fā)了兩個工具:SystemSimtm(用于系統(tǒng)開發(fā) )和 SystemExtm(用于高級驗證 )。④ SystemC 由 Synopsys和 Coware合作為滿足 SOC要求開發(fā)的（在系統(tǒng)芯片各個設(shè)計中，像系統(tǒng)定義、軟硬件的劃分、設(shè)計實現(xiàn)等）一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。著名公司 Cadence也于 2022年加入了 SystemC聯(lián)盟。 P6① VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。② VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。③ VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和對已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)。④ 對于用 VHDL完成的一個確定的設(shè)計，可以利用 EDA工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。⑤ VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 P7① Behavioral（行為級描述）：就是對整個系統(tǒng)的數(shù)學(xué)模型進行描述。只表示輸入 /出之間的轉(zhuǎn)換行為 ,不包含任何結(jié)構(gòu)信息，無需關(guān)注設(shè)計功能的門級實現(xiàn)。其抽象程度比 RTL描述方式和結(jié)構(gòu)描述方式更高。在程序中大量采用 算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等難以進行邏輯綜合和不能進行邏輯綜合的 VHDL語句。 Input1…N Output1…NIF input1 THENFOR j IN high DOWNTO low LOOPshift(j) := shift(j)。END LOOP。output1 = shift AFTER 5nsP8② RTL（ Register transfer Level）：即 寄存器傳輸 級描述，也稱為數(shù)據(jù)流描述。既表示了設(shè)計單元的行為，又隱含該設(shè)計單元的結(jié)構(gòu)。p 描述電路的功能和結(jié)構(gòu)p 調(diào)用特殊的硬件p 用于綜合Input 1Input nOutput 1底層元件底層元件P9③ Structural Level（結(jié)構(gòu)級描述）：描述該設(shè)計單元的硬件結(jié)構(gòu)、把已有的設(shè)計單元方便地用到新的設(shè)計中，使用元件例化語句及配置語句來描述元件的類型及元件的互聯(lián)關(guān)系。結(jié)構(gòu)描述方式的基本框架為用 COMPONENT語句指明電路中所用的已生成的模塊，用 PORTMAP（） 語句將模塊連接起來。p 元件描述 — 用于聲明端口類型和數(shù)據(jù)類型 COMPONENT 低層設(shè)計名稱 ISPORT ( 端口名稱 : 端口類型 數(shù)據(jù)類型 ?！?. 端口名稱 : 端口類型 數(shù)據(jù)類型 。 END COMPONENT。p 元件配置 — 用于映射端口 實例名稱 : 低層設(shè)計名稱 PORT MAP( 低層端口名稱 = 本層端口名稱 ；… ； 低層端口名稱 = 本層端口名稱 。）P10 VHDL語言基本結(jié)構(gòu)庫說明＋包集合＋實體＋構(gòu)造體庫說明＋包集合＋實體＋構(gòu)造體 ＋（配置）＋（配置）p 庫 (library)：用來存放 已經(jīng)編譯的實體、構(gòu)造體、包集合和配置 ，庫一般可由用戶產(chǎn)生或者由 ASIC芯片制造商提供。p 包集合 (package)：存放各設(shè)計模塊都能共享的 數(shù)據(jù)類型、常數(shù)和子程序。p 實體（ Entity）：系統(tǒng)的外部 接口 關(guān)系。p 構(gòu)造體（ Architecture）：描述系統(tǒng) 內(nèi)部的結(jié)構(gòu)和行為 。p 配置（ configuration）：用于從庫中選取所需的單元，來組成系統(tǒng)設(shè)計的不同版本。一 .VHDL 語言的基本結(jié)構(gòu)P11 一個完整的設(shè)計單元結(jié)構(gòu) LIBRARY IEEE。 庫 USE 。 包集合 ENTITY 實體名字 IS 實體 PORT (端口名， … ）； END 實體名； ARCHITCTURE 構(gòu)造體名 OF 實體名 IS 結(jié)構(gòu)體 定義語句：信號常數(shù)，數(shù)據(jù)類型等 BEGIN [并發(fā)語句 ] END 構(gòu)造體名；P12二 . VHDL語言的基本單元實體＋構(gòu)造體＝基本單元（主體）1： VHDL語言描述方法▲ 電原理圖（或電路符號）的描述方式，其中 a,b是輸入， C是輸出， C=AB?！?如果用 VHDL 語言來描述此電路：實體描述輸入、輸出，構(gòu)造體描述功能。P132：實體說明表示方法 ENTITY 實體名 IS PORT (端口名， … ）； END 實體名；說明： 1：實體名可用英文字母、數(shù)字、下劃線表示 ，名字開頭只能為 英文字母，結(jié)尾不能用下劃線。 2： PORT(端口名：方向 數(shù)據(jù)類型）；端口名與實體名命名規(guī)則 相同。p 方向表示： IN 表示輸入 OUT 表示輸出（構(gòu)造體內(nèi)部不能再使用） INOUT 表示輸入 /輸出 BUFFER 表示輸出端帶有反饋類型。（構(gòu)造體內(nèi)部可再使用）P14p 數(shù)據(jù)類型： VHDL有 10種數(shù)據(jù)類型，在邏輯電路設(shè)計中只使用兩種。 BIT ：位 ( ‘0’ ， ‘ 1’) BIT_VECTOR :位矢量 (“10101101”) 表示數(shù)據(jù)總線 D0D7的數(shù)據(jù)類型 : BIT_VECTOR(7 DOWNTO 0)。 library ieee。 use 。 Entity Mux is port(d0,d1,sel:in std_logic。 q:out std_logic。 bus:out std_logic_vector(7 downto 0))。 end Mux。 ★ 例中 BIT數(shù)據(jù)用 std_logic說明， Bus的 BIT_VECTOR用 std_logic_vector說明是完全等效的。P153：構(gòu)造體 構(gòu)造體用來描述實體的功能 ARCHITCTURE 構(gòu)造體名 OF 實體名 IS 定義語句：內(nèi)部信號，常數(shù)，數(shù)據(jù)類型，函數(shù)等的定義 BEGIN 并發(fā)語句 END 構(gòu)造體名； 構(gòu)造體的名稱可由設(shè)計者命名。通常根據(jù)描述的對象把構(gòu)造體命名為 behav（ behavioral）行為描述， rtl寄存器傳輸描述， struct（ structural）結(jié)構(gòu)描述。P16常數(shù)、變量、信號所描述的對象對象： VHDL語言中，可以賦予一個值的對象就稱為客體或?qū)ο?。p 信號 (SIGNAL)： 對應(yīng)物理意義上是實際電路連接線。p 變量 (VARIABLE)： 相當(dāng)于暫存寄存器，變量值不是最終結(jié)果。p 常數(shù)（ CONSTANT）： 如電源、地等，用來描述固定的值。p 信號量和變量的區(qū)別：216。 信號量是全局量（ Architecture、 Package、 entity）變量是局部量（ Process、 Function、 Procedure)216。 信號賦值用 “ =”, 而變量用 “ ：＝ ” 。216。 信號和變量可以相互代入。 如： a 是變量， b是信號，則 a:=b。b=a。216。 變量是立即賦值的，而信號量是在進程結(jié)束時賦值的。P17常數(shù)、變量、信號的區(qū)別216。 相同點： 值可變，可綜合為邏輯或線216。 不同點： 變量賦值有立即性，且只用于 process， subprogram中（VHDL107687），而信號除此之外，還可用于并行語句中? 應(yīng)用： 簡單計算 signal 復(fù)雜計算 variable 中間結(jié)果 variableSignals VariablesUtility Represent Circuit Interconnect Represent local StorageScope Global Scope (anywhere) Local Scope(inside Process)Behavior Updated at end of Process(New Value not Available) Updated immediately (New Value Available)P18signal a, b, c, x, y : integerprocess(a, b, c)begin c = a。 x = c + 2。 c = b。 y = c + 4。end process。signal a, b, x, y : integerprocess(a, b, c) variable c : integer。begin c := a。 x = c + 2。 c := b。 y = c + 4。end process。++2b4xy++2b4xyaP19屬性描述p 描述時鐘邊沿的屬性 ‘ EVENT ‘EVENT 屬性屬于信號類屬性。描述信號邊沿出現(xiàn)的時刻p 時鐘上升沿表示：216。 IF(clk’EVENT AND clk=‘1’)THEN q=d。216。 IF CLK39。EVENT AND (CLK=‘139。) AND (CLK39。LAST_VALUE=‘039。) THEN q=d。 確保 CLK的變化是一次上升沿的跳變216。 IF CLK=‘139。 AND CLK39。LAST_VALUE=‘039。THEN q=d。P20三 .庫、包集合及配置p 庫 (library)：用來存放已