eda課程設(shè)計(jì)--秒表設(shè)計(jì)(已修改)
2025-01-25 15:26 本頁面
【正文】 EDA課程設(shè)計(jì)報(bào)告 題目：秒表設(shè)計(jì) 班級(jí)：通信113小組成員：易新會(huì)、王偉、陳虹余、迪拉熱 指導(dǎo)老師：黃志華 學(xué)院：信息科學(xué)與工程學(xué)院2014年1月1日內(nèi)容一：設(shè)計(jì)任務(wù)與要求 秒表的邏輯結(jié)構(gòu)比較簡單，它主要由、顯示譯碼器、分頻器、十進(jìn)制計(jì)數(shù)器、報(bào)警器和六進(jìn)制計(jì)數(shù)器組成。在整個(gè)秒表中最關(guān)鍵是如何獲得一個(gè)精確的100Hz計(jì)時(shí)脈沖，除此之外，整個(gè)秒表還需要一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào)，以便能夠隨時(shí)啟動(dòng)及停止。秒表有六個(gè)輸出顯示，分別為百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6個(gè)計(jì)數(shù)器與之對(duì)應(yīng)，6個(gè)個(gè)計(jì)數(shù)器全為BCD碼輸出，這樣便于同時(shí)顯示譯碼器的連接。當(dāng)計(jì)時(shí)達(dá)60分鐘后，蜂鳴器鳴響3聲。二：設(shè)計(jì)原理 本系統(tǒng)采用自上向下的設(shè)計(jì)方案，系統(tǒng)的整體設(shè)計(jì)組裝原理圖如圖21所示，它主要由控制模塊，時(shí)基分屏模塊，計(jì)時(shí)模塊和顯示模塊四部分組成。各模塊分別完成控制，分屏，計(jì)時(shí)和顯示的功能 設(shè)計(jì)原理圖 程序模塊控制模塊程序library ieee。use 。 use 。entity ctrl is port(clr,clk,sp:in std_logic。 en:out std_logic)。end ctrl。architecture behave of ctrl is type states is (s0,s1,s2,s3)。 signal current_state,next_state:states。 begin :process(sp,current_state) begin case current_state is when s0=en=39。039。if sp=39。139。 then next_state=s1。else next_state=s0。end if。 when s1=en=39。139。if sp=39。139。 then next_state=s1。else next_state=s2。end if。 when s2=en=39。139。if sp=39。139。 then next_state=s3。else next_state=s2。end if。 when s3=en=39。039。if sp=39。139。 then next_state=s3。else next_state=s0。end if。 end case。 end process。synch:process(clk) begin if clr=39。139。 then current_state=s0。 elsif clk39。event and clk=39。139。 then current_state=next_state。 end if。end process。end behave。 時(shí)基分頻模塊程序library ieee。use 。entity cb10 is port(clk: in std_logic。 co: buffer std_logic)。end cb10。architecture art of cb10 is signal counter:integer range 0 to 49999。begin process(clk) begin if
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