【正文】 1 第二部分 參考答案 第 0 章 緒論 ，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。集成在一塊半導體基片上。封裝在一個外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。 （ SSI），中規(guī)模集成電路（ MSI），大規(guī)模集成電路（ VSI），超大規(guī)模集成電路（ VLSI），特大規(guī)模集成電路（ ULSI），巨大規(guī)模集成電路（ GSI） （ BJT）集成電路，單極型（ MOS）集成電路， BiCMOS 型集成電路。 ，模擬集成電路，數(shù)模混合集成電路。 成電路中半導體器件的最小尺寸如 MOSFET 的最小溝道長度。是衡量集成電路加工和設(shè)計水平的重要標志。它的減小使得芯片集成度的直接提高。 ： 集成度：一個芯片上容納的晶體管的數(shù)目 wafer size：指包含成千上百個芯片的大圓硅片的直徑 die size：指沒有封裝的單個集成電路 摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小 2 倍。 第 1 章 集成電路的基本制造工藝 ，減小寄生 PNP 管的影響 極串聯(lián)電阻，擴大飽和壓降，若過小耐壓低，結(jié)電容增大，且外延時下推大 3. 第一次光刻： N+隱埋層擴散孔光刻 第二次光刻： P 隔離擴散孔光刻 第三次光刻： P 型基區(qū)擴散孔光刻 第四次光刻： N+發(fā)射區(qū)擴散孔光刻 第五次光刻：引線孔光刻 第六次光刻：反刻鋁 阱光刻，光刻有源區(qū)，光刻多晶硅， P+區(qū)光刻， N+區(qū)光刻，光刻接觸孔，光刻鋁線 晶體管電流增益小，集電極串聯(lián)電阻大， NPN 管的 C 極只能接固定電位 NPN 具有較薄的基區(qū)，提高了其性能： N 阱使得 NPN 管 C 極與襯底斷開，可根據(jù)電路需要接任意電位 。缺點：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動能力。改進方法在 N 阱里加隱埋層，使 NPN 管的集電極電阻減小。提高器件的抗閂鎖效應。 7. 2 2 8. B E C n n+ p+ S n+BL P p+ n+ p B E C S p p+ n n+ n+ 3 第 2 章 集成電路中的晶體管及其寄生效應 管為四層三結(jié)晶體管的寄生晶體管，當 NPN 晶體管工作在正向工作區(qū)時，即 NPN 的發(fā)射極正偏，集電極反偏，那么寄生晶體管的發(fā)射 極反偏所以它就截止，對電路沒有影響。當 NPN 處于反向工作區(qū)時，寄生管子工作在正向工作區(qū)，它的影響不能忽略。當 NPN 工作在飽和區(qū)時寄生晶體管也工作在正向工作區(qū)，它減小了集電極電流，使反向 NPN 的發(fā)射極電流作為無用電流流向襯底。此時寄生效應也不能忽略 歐姆體電阻，他們會對晶體管的工作產(chǎn)生影響。 3. MOS 晶體管的有源寄生效應是指 MOS 集成電路中存在的一些不希望的寄生雙極晶體管、場區(qū)寄生 MOS 管和寄生 PNPN（閂鎖效應），這些效應對 MOS 器件的工作穩(wěn)定性產(chǎn)生極大的影響。 4. 在單阱工藝的 MOS 器件中（ P 阱 為例），由于 NMOS 管源與襯底組成 PN 結(jié)，而 PMOS管的源與襯底也構(gòu)成一個 PN 結(jié)，兩個 PN 結(jié)串聯(lián)組成 PNPN 結(jié)構(gòu)，即兩個寄生三極管 (NPN和 PNP)，一旦有因素使得寄生三極管有一個微弱導通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。 4 影響：產(chǎn)生自鎖后，如果電源能提供足夠大的電流，則由于電流過大，電路將被燒毀。 ：為減小寄生電阻 Rs 和 Rw，版圖設(shè)計時采用 雙阱工藝 、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進 行合理規(guī)劃布局，減小有害的電位梯度； 工藝設(shè)計時：降低寄生三極管的電流放大倍數(shù)：以 N 阱 CMOS 為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生 PNP 管的寄生電阻 Rs，可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效應。工藝上采用深 阱 擴散增加基區(qū)寬度可以有效降低寄生 NPN 管的放大倍數(shù)； 具體應用時：使用時盡量避免各種串擾的引入，注意輸出電流不易過大。 6. 在第二次光刻生成有源區(qū)時，進行場氧生長前進行場區(qū)離子注入，提高寄生 MOSFET 的閾值電壓，使其不易開啟；增加場氧生長厚度 ，使寄生 MOSFET 的閾值電壓絕對值升高，不容易開啟。 7. （ 1）增大基區(qū)寬度：由工藝決定； （ 2）使襯底可靠接地或電源。 第 3 章 集成電路中的無源元件 1. 雙極性集成電路中最常用的電阻器是基區(qū)擴散電阻 MOS集成電路中常用的電阻有多晶硅電阻和用 MOS 管形成的電阻。 2. 反偏 PN 結(jié)電容和 MOS 電容器。 3. 基區(qū)薄層電阻擴散完成后，還有多道高溫處理工序，所以雜質(zhì)會進一步往里邊推，同時表面的硅會進一步氧化。形成管子后，實際電阻比原來要高，所以需要修正。 4. 長時間較的電流流過鋁條，會產(chǎn)生鋁的電 遷移的現(xiàn)象，結(jié)果是連線的一端生晶須，另一端則產(chǎn)生空洞，嚴重時甚至會斷裂。 5. r(L/W)=R=1K L/W=5 I=V/R=1mA P=(I*I*r)/(WL) 公式變形 W= 注意：這里各單位間的關(guān)系，寬度是微米時，要求電流為毫安，功率的單位也要化成相應的微米單位。 第 4 章 TTL 電路 1. 名詞解釋 電壓傳輸特性：指電路的輸出電壓 VO 隨輸入電壓 Vi 變化而變化的性質(zhì)或關(guān)系（可用曲線表示，與晶體管電壓傳輸特性相似）。 開門 /關(guān)門電平：開門電平 VIHmin為保證輸出 為額定低電平時的最小輸入高電平 (VON)；關(guān)門電平 VILmax為保證輸出為額定高電平時的最大輸入低電平 (VOFF)。 邏輯擺幅： 輸出電平的最大變化區(qū)間， VL=VOHVOL。 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度， VW=VIHminVILmax。 輸入短路電流 IIL指電路被測輸入端接地，而其它輸入端開路時，流過接地輸入端的電流。 輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流） IIH指電路被測輸入端接高電平，而其它輸入端接地時，流過接高電平輸入端的電流。 5 靜態(tài)功耗 指某穩(wěn)定 狀態(tài)下消耗的功率，是電源電壓與電源電流之乘積。電路有兩個穩(wěn)態(tài)，則有導通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。 瞬態(tài)延遲時間 td從輸入電壓 Vi 上跳到輸出電壓 Vo 開始下降的時間間隔。 Delay延遲。 瞬態(tài)下降時間 tf輸出電壓 Vo 從高電平 VOH 下降到低電平 VOL 的時間間隔。 Fall下降。 瞬態(tài)存儲時間 ts從輸入電壓 Vi 下跳到輸出電壓 Vo 開始上升的時間間隔。 Storage存儲。 瞬態(tài)上升時間 tr輸出電壓 Vo 從低電平 VOL 上升到高電平 VOH 的時間間隔。 Rise上升。 瞬態(tài)導通延遲時間 tPHL（實用電路）從輸入電壓上升沿中點到輸出電壓下降沿中點所需要的時間。 ，有任何一個低電平時： Q1 飽和區(qū) Q2 截至區(qū) Q3 飽和區(qū) Q4 截至區(qū) 當輸入端的信號全部為高電平時： Q1 反向區(qū) Q2 飽和區(qū) Q3 飽和區(qū) Q4 飽和區(qū) 3. Q5 管影響最大，他不但影響截至時間，還影響導通時間。 當輸出從低電平向高電平轉(zhuǎn)化時 ，要求 Q5 快速退出飽和區(qū)，此時如果再導通時 IB5越大，則保和深度約大，時間就越長。 當輸出從高電平向低電平轉(zhuǎn)化時，希望 Q5 快速的存儲的電荷放完，此時要求 IB5 盡可能的大。 設(shè)計時， IB5 的矛盾帶來了很大的困難。 4. 兩管與非門： 輸出高電平低，瞬時特性差。 四管與非門：輸出采用圖騰柱結(jié)構(gòu) Q3D ，由于 D 是多子器件，他會使 Tplh 明顯下降。 D 還起到了點評位移作用，提高了輸出電平。 五管與非門：達林頓結(jié)構(gòu)作為輸出級， Q4 也起到點評位移作用，達林頓電流增益大，輸出電 阻小，提高電路速度和高電平負載能力。 四管和五管在瞬態(tài)中都是通過大電流減少 。 5. 六管單元用有源泄放回路 RBRCQ6 代替了 R3 由于 RB 的存在，使 Q6 比 Q5 晚導通，所以 Q2 發(fā)射基的電流全部流入 Q5 的基極，是他們幾乎同時導通，改善了傳輸特性的矩形性，提高了抗干擾能力。當 Q5 飽和后 Q6 將會替它分流，限制了 Q5 的飽和度提高了電路速度。 在截至時 Q6 只能通過電阻復合掉存儲電荷， Q6 比 Q5 晚截至，所以 Q5 快速退出飽和區(qū)。 6. 6 由于六管單元在用了有源泄放回路，使 Q2Q5 同時導通，四管單元由于 Q2 進入飽和后，電阻對 Q5 的基極電流有分流作用，四管單元此時是由于 Q2 進入飽和區(qū)而 Q5 還未進入飽和區(qū) BC 段是所對應的傳輸特性曲線。所以說改善了傳輸特性的矩形性。 7. 輸出高電平偏低： VCE3 和 R5 上的電壓過大，可以通過減小 VCE3 和 IC3 來實現(xiàn)。 輸出高電平偏高： VCE5 上的電壓偏高，可以通過增加 IB5 來增大 Q5 飽和度。 8. 當電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會使輸出低電平的管子燒壞。并會使數(shù)出低電平抬高，容易造成邏輯混亂。 9. 去掉 TTL 門的高電平的驅(qū)動級， oc 門輸出端用導線連接起來，接到一個公共的上拉電阻上，實施線與，此時就不會出此案大電流灌入， Q5 不會使輸出低電平上升造成邏輯混亂。 第 5 章 MOS 反相器 ：公式： BT M S F OXQV = 2 C SS IO X O XQ QCC? ? ? ? 其中： MS? 為了消除半導體和金屬的功函數(shù)差，金屬電極相對于半導體所需要加的外加電壓，一般情況下，金屬功函數(shù)值比半導體的小， MS? 一般為負。 F2? 是開始出現(xiàn)強反型時半導體表面所需的表面勢，也就是跨在空間電荷區(qū)上的電壓降。對于 NMOS 數(shù)值為正 BOXQC 是為了支撐半導體表面出現(xiàn)強反型所需要的體電荷所需要的外加電壓。 于 NMOS 數(shù)值為正 四管單元 六管單元 B C 7 SSOXQC 是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對于絕 緣層中的正電荷，需要加負電壓才能其拉到平帶，一般為負。 IOXQC 是為了調(diào)節(jié)閾值電壓而注入的電荷產(chǎn)生的影響，對于 NMOS，注入 P 型雜質(zhì)，為正值。 2. 答：器件的亞閾值特性是指在分析 MOSFET 時，當 VgsVth 時 MOS 器件仍然有一個弱的反型層存在，漏源電流 Id 并非是無限小，而是與 Vgs 呈現(xiàn)指數(shù)關(guān)系，這種效應稱作亞閾值效應。 影響：亞閾值導電會導致較大的功率損耗，在大型電路中，如內(nèi)存中，其信息能量損耗可能使存儲信息改變，使電路不能正常工作。 3. 答： 短溝道效應是指： 當 MOS 晶體管的溝道長度變短到可以與源漏的耗盡層寬度相比擬時，發(fā)生短溝道效應，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應。 4. 答：對于 PMOS 晶體管，通常情況下襯底和源極都接最高電位， 襯底偏壓 BSV=0 ，此時不存在襯偏效應。而當 PMOS 中因各種應用使得源端電位達不到最高電位時，襯底偏壓BSV 0，源與襯底的 PN 結(jié)反偏，耗盡層電荷增加，要維持原來的導電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應。 影響：使得 PMOS 閾值電壓向負方向變大，在同樣的柵源電壓和漏源電壓下其漏源電流減小。 5. 答： MOS 晶體管存在速度飽和效應。器件工作時，當漏源電壓增大時，實際的反型層溝道長度逐漸減小，即溝道長度是漏源電壓的函數(shù)，這一效應稱為“溝道長度調(diào)制效應”。 影響 ：當漏源電壓增加時，速度飽和點在從漏端向源端移動，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū) D 和 S 之間電流源非理想。 6. 答：晶體管開通后，其漏源電流隨著漏源電壓而變化。當漏源電壓很小時，隨著漏源電壓的值的增大，溝道內(nèi)電場強度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當漏源電壓超過一定值時，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。 7. 答： 8 非飽和區(qū)： 條件： DS GS TH0V V V