【正文】 VHDL編程基礎(chǔ) 概述 VHDL程序基本結(jié)構(gòu) VHDL語言要素 VHDL順序語句 VHDL并行語句 子程序 (SUBPROGRAM) 庫、程序包及其他 VHDL描述風(fēng)格 基本邏輯電路設(shè)計 狀態(tài)機(jī)的 VHDL設(shè)計 概 述 常用硬件描述語言簡介 常用硬件描述語言有 VHDL、 Verilog和 ABEL語言 。 VHDL起源于美國國防部的 VHSIC， Verilog起源于集成電路的設(shè)計 ，ABEL則來源于可編程邏輯器件的設(shè)計 。 下面從使用方面將三者進(jìn)行對比 。 (1) 邏輯描述層次：一般的硬件描述語言可以在三個層次上進(jìn)行電路描述，其層次由高到低依次可分為行為級、 RTL級和門電路級。 VHDL語言是一種高級描述語言，適用于行為級和RTL級的描述，最適于描述電路的行為； Verilog語言和 ABEL語言是一種較低級的描述語言，適用于 RTL級和門電路級的描述，最適于描述門級電路。 (2) 設(shè)計要求： VHDL進(jìn)行電子系統(tǒng)設(shè)計時可以不了解電路的結(jié)構(gòu)細(xì)節(jié) ， 設(shè)計者所做的工作較少； Verilog和 ABEL語言進(jìn)行電子系統(tǒng)設(shè)計時需了解電路的結(jié)構(gòu)細(xì)節(jié) ， 設(shè)計者需做大量的工作 。 (3) 綜合過程：任何一種語言源程序，最終都要轉(zhuǎn)換成門電路級才能被布線器或適配器所接受。因此， VHDL語言源程序的綜合通常要經(jīng)過行為級 → RTL級 → 門電路級的轉(zhuǎn)化， VHDL幾乎不能直接控制門電路的生成。而 Verilog語言和 ABEL語言源程序的綜合過程要稍簡單，即經(jīng)過 RTL級 → 門電路級的轉(zhuǎn)化，易于控制電路資源。 (4) 對綜合器的要求： VHDL描述語言層次較高 ， 不易控制底層電路 ， 因而對綜合器的性能要求較高 ， Verilog和 ABEL對綜合器的性能要求較低 。 (5) 支持的 EDA工具：支持 VHDL和 Verilog的 EDA工具很多 ，但支持 ABEL的綜合器僅僅 Dataio一家 。 (6) 國際化程度： VHDL和 Verilog已成為 IEEE標(biāo)準(zhǔn)，而ABEL正朝國際化標(biāo)準(zhǔn)努力。 VHDL的優(yōu)點 VHDL的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language，誕生于 1982年。 1987年底， VHDL被 IEEE ( The Institute of Electrical and Electronics Engineers)和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 1993年，IEEE對 VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的10761993版本?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL與 Verilog語言將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法十分類似于一般的計算機(jī)高級語言。 VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體 (可以是一個元件、一個電路模塊或一個系統(tǒng) )分成外部 (或稱可視部分，即端口 )和內(nèi)部 (或稱不可視部分 )，即設(shè)計實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用 VHDL進(jìn)行工程設(shè)計的優(yōu)點是多方面的，具體如下： (1) 與其他的硬件描述語言相比 ， VHDL具有更強(qiáng)的行為描述能力 。 強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證 。 就目前流行的EDA工具和 VHDL綜合器而言 ， 將基于抽象的行為描述風(fēng)格的VHDL程序綜合成為具體的 FPGA和 CPLD等目標(biāo)器件的網(wǎng)表文件已不成問題 ， 只是在綜合與優(yōu)化效率上略有差異 。 (2) VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期，就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對系統(tǒng)進(jìn)行仿真模擬，使設(shè)計者對整個工程的結(jié)構(gòu)和功能可行性做出判斷。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)，決定了它具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)， VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念為設(shè)計的分解和并行工作提供了有利的支持。 (4) 用 VHDL完成一個確定的設(shè)計，可以利用 EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動把 VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表 (根據(jù)不同的實現(xiàn)芯片 )。這種方式突破了門級設(shè)計的瓶頸，極大地減少了電路設(shè)計的時間和可能發(fā)生的錯誤，降低了開發(fā)成本。利用 EDA工具的邏輯優(yōu)化功能，可以自動地把一個綜合后的設(shè)計變成一個更小、更高速的電路系統(tǒng)。反過來，設(shè)計者還可以容易地從綜合和優(yōu)化的電路獲得設(shè)計信息，返回去更新修改VHDL設(shè)計描述，使之更加完善。 (5) VHDL對設(shè)計的描述具有相對獨立性 。 設(shè)計者可以不懂硬件的結(jié)構(gòu) ， 也不必管最終設(shè)計的目標(biāo)器件是什么 ， 而進(jìn)行獨立的設(shè)計 。 正因為 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān) ， 所以 VHDL設(shè)計程序的硬件實現(xiàn)目標(biāo)器件有廣闊的選擇范圍 ， 其中包括各種系列的 CPLD、 FPGA及各種門陣列器件 。 (6) 由于 VHDL具有類屬描述語句和子程序調(diào)用等功能，對于完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。 VHDL程序設(shè)計約定 為了便于程序的閱讀和調(diào)試 ， 對 VHDL程序設(shè)計特作如下約定： (1) 語句結(jié)構(gòu)描述中方括號 “ [ ]”內(nèi)的內(nèi)容為可選內(nèi)容 。 (2) 對于 VHDL的編譯器和綜合器來說 ， 程序文字的大小寫是不加區(qū)分的 。 (3) 程序中的注釋使用雙橫線“ ”。在 VHDL程序的任何一行中，雙橫線“ ”后的文字都不參加編譯和綜合。 (4) 為了便于程序的閱讀與調(diào)試 ， 書寫和輸入程序時 ， 使用層次縮進(jìn)格式 ， 同一層次的對齊 ， 低層次的較高層次的縮進(jìn)兩個字符 。 (5) 考慮到 MAX+plusII要求源程序文件的名字與實體名必須一致，因此為了使同一個 VHDL源程序文件能適應(yīng)各個 EDA開發(fā)軟件上的使用要求，建議各個源程序文件的命名均與其實體名一致。 VHDL程序基本結(jié)構(gòu) VHDL程序設(shè)計舉例 1． 設(shè)計思路 全加器可以由兩個 1位的半加器構(gòu)成 ， 而 1位半加器可以由如圖 。 1位半加器的端口信號 A 和 B分別是 2位相加的二進(jìn)制輸入信號， SO是相加和的輸出信號， CO是進(jìn)位輸出信號，左邊的門電路結(jié)構(gòu)構(gòu)成了右邊的半加器 H_ADDER。在硬件上可以利用半加器構(gòu)成如圖 ，當(dāng)然還可以將一組這樣的全加器級聯(lián)起來構(gòu)成一個串行進(jìn)位的加法器。圖 ，全加器 F_ADDER內(nèi)部的功能結(jié)構(gòu)是由 3個邏輯器件構(gòu)成的，即由兩個半加器 U U2和一個或門 U3連接而成。 圖 1位半加器邏輯原理圖 ABCOSOH _ A D D E RABCOSO圖 1 位全加器邏輯原理圖 ABCOSOH _ A D D E RU1A I NB I NC I NS2ABCOSOH _ A D D E RU2S1S3ABCU3O R 2C O U TS U MF _ A D D E RA I NB I NC I NC O U TS U M2. VHDL源程序 1) 或門的邏輯描述 IEEE庫的使用說明 LIBRARY IEEE； USE ； 實體 OR2的說明 ENTITY OR2 IS PORT(A， B： IN STD_LOGIC； C： OUT STD_LOGIC)； END ENTITY OR2； 實體 OR2的結(jié)構(gòu)體 ART1的說明 ARCHITECTURE ART1 OF OR2 IS BEGIN C=A OR B； END ARCHITECTURE ART1； 2) 半加器的邏輯描述 IEEE庫的使用說明 LIBRARY IEEE； USE ； 實體 H_ADDER的說明 ENTITY H_ADDER IS PROT(A， B： IN STD_LOGIC； CO， SO： OUT STD_LOGIC)； END ENTITY H_ADDER； 實體 H_ADDER的結(jié)構(gòu)體 ART2的說明 ARCHITECTURE ART2 OF H_ADDER IS BEGIN SO=(A OR B) AND (A NAND B)； CO=NOT (A NAND B)； END ARCHITECTURE ART2； 3) 全加器的邏輯描述 IEEE庫的使用說明 LIBRARY IEEE； USE ； 實體 F_ADDER的說明 ENTITY F_ADDER IS PORT(AIN， BIN， CIN： IN STD_LOGIC； COUT， SUM： OUT STD_LOGIC)； END ENTITY F_ADDER； 實體 F_ADDER的結(jié)構(gòu)體 ART3的說明 ARCHITECTURE ART3 OF F_ADDER IS 元件調(diào)用聲明 COMPONENT H_ADDER PORT(A， B： IN STD_LOGIC； CO， SO： OUT STD_LOGIC)； END COMPONENT； COMPONENT OR2 PORT(A， B： IN STD_LOGIC； C： OUT STD_LOGIC)； END COMPONENT； SIGNAL D， E， F： STD_LOGIC； 元件連接說明 BEGIN U1： H_ADDER PORT MAP(A=AIN， B=BIN， CO=D， SO=E)； U2： H_ADDER PORT MAP(A=E， B=CIN， CO=F， SO=SUM)； U3： OR2 PORT MAP(A=D， B=F， C=COUT)； END ARCHITECTURE ART3； 3. 說明及分析 (1) 整個設(shè)計包括三個設(shè)計實體 ， 分別為 OR2 、H_ADDER和Ｆ _ADDER， 其中實體 F_ADDER為頂層實體 。三個設(shè)計實體均包括三個組成部分：庫 、 程序包使用說明 ， 實體說明和結(jié)構(gòu)體說明 。 這三個設(shè)計實體既可以作為一個整體進(jìn)行編譯 、 綜合與存檔 ， 也可以各自進(jìn)行獨立編譯 、 獨立綜合與存檔 ， 或被其他的電路系統(tǒng)所調(diào)用 。 (2) 實體 OR2定義了或門 OR2的引腳信號 A、 B(輸入 )和C(輸出 )， 其對應(yīng)的結(jié)構(gòu)體 ART1描述了輸入與輸出信號間的邏輯關(guān)系 ， 即將輸入信號 A、 B相或后傳給輸出信號端 C， 由此實體和結(jié)構(gòu)體描述一個完整的或門元件 。 (3) 實體 H_ADDER及對應(yīng)的結(jié)構(gòu)體 ART2描述了一個如圖。由其結(jié)構(gòu)體的描述可以看到，它是由一個與非門、一個非門、一個或門和一個與門連接而成的，其邏輯關(guān)系來自于半加器真值表。在 VHDL中，邏輯算符 NAND、 NOT、OR和 AND分別代表“與非”、“非”、“或”和“與” 4種邏輯運算關(guān)系。 (4) 在全加器接口邏輯 VHDL描述中，根據(jù)圖 1位二進(jìn)制全加器 F_ADDER的原理圖，實體 F_ADDER定義了引腳的端口信號屬性和數(shù)據(jù)類型。其中， AIN和 BIN分別為兩個輸入的相加位， CIN為低位進(jìn)位輸入， COUT 為進(jìn)位輸出， SUM為 1位和輸出。其對應(yīng)的結(jié)構(gòu)體 ART3