[工學]半導體集成電路第1章(已修改)
2024-10-30 23:49 本頁面
【正文】 第一章 集成電路中的 晶體管及寄生效應 內(nèi)容提要 、歷史、發(fā)展 － M模型 第 1章 集成電路中的晶體管及寄生效應 ? 為什么要研究寄生效應？ IC中各元件均制作于同一襯底，注定了元件與元件之間，元件與襯底之間存在寄生效應。 某些寄生效應是分立電路沒有 的，因此研究 IC就必須了解這些寄生效應，產(chǎn)生寄生效應的原因，減弱或消除寄生效應的方法，避免影響電路的性能。 可能的情況下，可以利用某些寄生效應構成電路所需的元件，簡化設計線路。 ?為全面了解寄生效應，必須熟悉 IC的制造工藝及其元件的結構與形成。 167。 11 典型的 TTL工藝及 晶體管結構 ?典型的 TTL工藝與平面晶體管工藝大致相同，主要差別在于“隔離”及“隱埋”。 隔離 ? IC中，各元件均制作在硅襯底上，首先必須使各元件之間實現(xiàn)電隔而相互獨立，因此需引入“隔離”工藝，在硅片上形成一個個相互絕緣的小區(qū)域，再在這些小區(qū)域內(nèi)制作元件，這些小區(qū)域稱“隔離區(qū)”或“隔離島”。 隔離的方法通常有 PN結隔離，介質(zhì)隔離， PN結－介質(zhì)混合隔離。目前，最簡單、最低廉，也最常用的為 PN結隔離。 隔離的方式及結構如下： s p n A B n p 在 P型 Si襯底上外延淀積 N型外延層。再有選擇地擴散出 P型隔離框，將 N型外延層圍成一個個獨立的隔離島，隔離框的擴散深度大于外延層厚度。 這樣隔離島與襯底及隔離框形成一個 PN結，稱襯底結或隔離結。將襯底 S接最低電位。則VAS或 VBS≥0 。即隔離 PN結總是處于零偏或反偏狀態(tài)，僅存在微小的漏電流，故隔離島 A、 B處于電隔離狀態(tài)。 隱埋 現(xiàn)在 我們觀察一個 IC中的晶體管結構，在計算 rcs時有： rcs = rc1 + rc2 + rc3 C B E n ＋ Psi n Rc1 Rc2 Rc3 ? 其中 rc2的截面積小，長度長，在 rcs中占有主要地位，欲減小的 rcs，則主要應減小 rc2。 ? 在 IC制造過程引入隱埋工藝，在淀積外延層之前，在制造晶體管的位臵上，預先對襯底進行高摻雜的 n+擴散，以作為集電極的電流通道，這一工藝過程稱隱埋工藝，相應的 n+區(qū)域稱隱埋層。 ? 加隱埋層后， rcs在 20Ω~60Ω之間，取決于晶體管的面積。 ? 典型的 TTL工藝過程 167。 12： IC中的晶體管及其有源寄生效應 ? 從前面的分析可知， IC中的晶體管是一個四層三結結構。存在有源寄生效應。準確地分析其特性需處理大量的非線性問題，非常困難，因此我們假定器件為一維結構，并引入大量的近似討論其直流特性。為此我們從簡單的 PN結入手。引出埃伯斯 摩爾模型（ EbersMoll） 一、理想的 PN結二極管 克萊定理： 其中 : : V 時 ： V－ 時： I=－ IS0 : I= 0 S0I = I [ e x p ( ) 1 ]TVV ?S0I [ ]p n o n p opnD P D PAqLL??S0I= I eTVVthVV? S0I= I e TV
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