【正文】 西安郵電學院 FPGA 課程設計報告 題 目： 基于 RAM的十口 8位計數(shù)器 院 系 ： 通信與信息工程學院 專業(yè) 班級： 電科 0902班 學生姓名： 趙荷 導師姓名： 劉正濤 起止時間： 2021910 至 2021921 年 月 日 FPGA 課程設計報告 提綱 1． 任務 用一個 108 的雙口 RAM 完成 10 個 8 位計數(shù)器，計數(shù)器的初值分別為 1~10，時鐘頻率為 1MHz，計數(shù)器計數(shù)頻率為 1Hz。 用 FPGA 開發(fā)板上的按鍵作為 計數(shù) 器計數(shù)值的輸出選擇控制，數(shù)碼管 （或 led）作為選擇計數(shù)器的計數(shù)值輸出。 2． 目的 采用 RAM 實現(xiàn)計數(shù)器及 FPGA 功能驗證 3． 使用 環(huán)境 (軟件 /硬件環(huán)境，設備等 ) 前仿 modelsim 后仿 Quartus II 4． FPGA 課程設計詳細內容 技術規(guī)范 功能： 1． 先由復位鍵從選定的 RAM 地址中讀出預置的 8 位初值存入計數(shù)模塊。 2. 由開始鍵開始計數(shù)，暫停鍵暫停計數(shù)并同時存入 RAM 中以選定的存儲單元。 3. 雙端口 RAM 為 108RAM 由一個地址切換鍵按順序切換 1~10 個地址端口。 ： 切換端口 讀出數(shù)據(jù) 開始計數(shù) 暫停計數(shù) 存入數(shù)據(jù) 計數(shù)流程 5．切換端口 讀出數(shù) 七段顯示譯碼器譯碼 輸出到數(shù)碼管顯示 讀取結果輸出流程 6． 分頻： 1Hz 的秒計時頻率，用來進行秒計時； 設計方案 信號定義： Clk_50MHz clk_1Hz reset clk_1MHz 分頻： 1Hz 的秒計時頻率，用來進行秒計時 分頻：時鐘信號 clk_50MHz； 分頻信號 clk_1Hz； 分頻信號 clk_1MHz； clk clk_1hz dout [7:0] din[7:0] start start reset 切換端口 讀出數(shù)據(jù) 開 始 計 數(shù) 暫 停 計 數(shù) 存入數(shù)據(jù) 計數(shù)：開始計數(shù) start 計數(shù)器復位 reset； 計數(shù)輸出 din[7:0]； 計數(shù)置數(shù) add； dout 顯示模塊 分頻模塊 計數(shù)模塊 由 RAM 讀出初值 dout 七段顯示譯碼器 數(shù)碼管 RAM： 108 的 RAM 存儲陣列 10 個字每個子 8 位 輸入端 輸入地址 wr_address [3:0]； 輸入數(shù)據(jù) din[7:0]； 上升沿有效寫入信號 wr； 輸出端 輸出地址 rd_address[3:0]； 輸出數(shù)據(jù) dout[7:0]； 上升沿有效讀信號 rd； 端口 I/O 功能 rd I 讀使能，高電平有效；系統(tǒng)使能工作，將 din 數(shù)據(jù)寫入ram 的存儲單元中 wr O 寫使能，高電平有效；將 ram存儲單元中的數(shù)據(jù)讀出 dout. Wr_address[3:0] I 寫地址 din[7:0] I 數(shù)據(jù)輸入口，內部接口 dout[7:0] O 數(shù)據(jù)輸出，內部數(shù)據(jù)傳送 reset I 復位端，時鐘下降沿有 效 add I 計數(shù)器置數(shù)端 start I 開始 /暫停鍵 ,高電平開始，低電平暫停 Rd_address[3:0] I 讀地址 rd_clk I 讀時鐘，下降沿觸發(fā) wr_clk I 寫時鐘，上升沿觸發(fā) wr [7:0]din clk_50MHz 10 8RAM計數(shù)器 dout[7:0] [3:0]wr_address rd [3:0]rd_adddress reseteetet start add 地址劃分： ain[3:0] Ram存儲單元 0001 0000_0001 0010 0000_0010 0011 0000_0011 0100 0000_0100 0101 0000_0101 0110 0000_0110 0111 0000_0111 1000 0000_1000 1001 0000_1001 1010 0000_1010 功能驗證方案 （ 1）驗證對象及目的 本驗證方案將描述對 雙端口 RAM 計數(shù)器 的驗證。在本文中驗證指使用軟件工具 對其功能進行驗證。 雙端口 RAM 計數(shù)器 功能和指標的詳細描述請參見《 雙端口 RAM 計數(shù)器 技術規(guī)范 .doc》 分頻模塊 clk_1hz 計數(shù)模塊 控制 控制模塊：開始、暫停、返回初值，計數(shù)器顯示切換 clk RAM 輸入 /輸出 1~10 start En 置數(shù) 數(shù)碼管（或 led）顯示模塊 在本文所描述的驗證過程中側重對 RAM 數(shù)據(jù)的讀取進行驗證，指標主要在硬件驗 證和測試過程中完成。 在本