【正文】 Yi bin University EDA 技術(shù)及應(yīng)用 課程設(shè)計(jì)報(bào)告 題 目 基于 VHDL的 PWM信號(hào)發(fā)生器 系 別 物理與電子工程學(xué)院 專 業(yè) 電子信息科學(xué)與技術(shù) 學(xué)生姓名 學(xué) 號(hào) 班 級(jí) 2021 年 12 月 21 日 摘要 本次課程設(shè)計(jì)是基于 VHDL的 PWM信號(hào)發(fā)生器 ,PWM信號(hào)發(fā)生器應(yīng)用所學(xué)的數(shù)字電路和模擬電路的知識(shí)進(jìn)行設(shè)計(jì)。在設(shè)計(jì)過(guò)程中，所有電路仿真均基于 Quartus II 仿真軟件。本課程設(shè)計(jì)介紹了 PWM信號(hào)發(fā)生器的設(shè)計(jì)方案及其基本原理，并著重介紹了 PWM信號(hào)發(fā)生器各單元電路的設(shè)計(jì)思路，原理及仿真，整體電路的的工作原理，控制器件的工作情況。設(shè)計(jì)共有三大組成部分：一是原理電路的設(shè)計(jì)，本部分詳細(xì)講解了電路的理論實(shí)現(xiàn)，是關(guān)鍵部分；二是性能測(cè)試，這部分用于測(cè)試設(shè)計(jì)是否符合任務(wù)要求。三是是對(duì)本次課程設(shè)計(jì)的總結(jié)。 關(guān)鍵詞： PWM 信號(hào)發(fā)生器 仿真 設(shè)計(jì) 目錄 第 1 章 緒論 EDA 和 QuartusⅡ的簡(jiǎn)介及起源 ………………1 EDA 的優(yōu)勢(shì)及發(fā)展趨勢(shì) ………………………… 1 第 2 章 系統(tǒng)設(shè)計(jì)思路 ………………………………………3 第 3 章 可自加載加法計(jì)數(shù)器的設(shè)計(jì) ……………………… 4 第 4 章 信號(hào)發(fā)生器設(shè)計(jì)過(guò)程 ………………………………6 第 5 章 軟件仿真 Quartus Ⅱ軟件簡(jiǎn)介 …………… ………………8 用 Quartus Ⅱ的仿真步驟和圖像 ………………9 邏輯綜合結(jié)果 …………………………………… 12 第 6 章 設(shè)計(jì)總結(jié) …………………………………………… 13 第 7 章 參考文獻(xiàn) …………………………………………… 15 附 錄 設(shè)計(jì)程序 …………………………………………16 1 第 1 章 緒論 EDA 和 QuartusⅡ的簡(jiǎn)介及起源 EDA 是英文“ electronic design automation” (電子自動(dòng)化設(shè)計(jì) )的縮寫，EDA技術(shù)是 20世紀(jì) 90年代迅速發(fā)展起來(lái)的，是現(xiàn)代電子設(shè)計(jì)的最新技術(shù)潮流，是綜合現(xiàn)代電子技術(shù)和計(jì)算機(jī)技術(shù)的最新研究成果，是電子線路設(shè)計(jì)與分析的一門技術(shù)。 EDA 包括電子線路的設(shè)計(jì)、計(jì)算機(jī)模擬仿真和電路分析及印制電路板的自動(dòng)化設(shè)計(jì)三個(gè)方面的內(nèi)容。隨著可編程邏輯器件迅速發(fā)展，出現(xiàn)了功能強(qiáng)大的全新的 EDA 工具。具有較強(qiáng)描述能力的硬件描述語(yǔ)言 (VHDL、 Verilog、 HDL)及高性能綜合工具的使用，使過(guò)去單功能電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn) 品開(kāi)發(fā)。 QuartusⅡ是 Altera 提供的 FPGA/CPLD 開(kāi)發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusⅡ是在 21世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD 集成開(kāi)發(fā)環(huán)境 MAX+plus Ⅱ的更新?lián)Q代產(chǎn)品，其界面友好，使用環(huán)境便捷。它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusⅡ設(shè)計(jì)工具完全支持 VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、 Verlog 邏輯綜合器。 QuartusⅡ包括模塊化的編譯器。 編譯器包括 的功能模塊有分析 /綜合器（ Analysis amp。 Synthesis）、適配器（ Fitter） 、裝配器（ Assembler） 、時(shí)序分析器（ Timing Analyzer） 、設(shè)計(jì)輔助模塊（ Design Assistant） 、EDA 網(wǎng)表文件生成器（ EDA Netlist Writer） 、編輯數(shù)據(jù)接口（ Compiler Database Interface） 等?？梢酝ㄟ^(guò)選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇 Start 來(lái)單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇 Compiler Tool,在Compiler Tool窗口中運(yùn)行該模塊來(lái)啟動(dòng)編譯器模塊。在 Compile Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其它相關(guān)窗口。 EDA 的優(yōu)勢(shì)及其發(fā)展趨勢(shì) EDA 技術(shù)的優(yōu)勢(shì)體現(xiàn)在： ? 用 HDL 對(duì)數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)，從而可以在電子設(shè)計(jì)的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬驗(yàn)證，保證設(shè)計(jì)過(guò)程的正確性，可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 2 ? EDA 工具之所以能夠完成各種自動(dòng)設(shè)計(jì)過(guò)程，關(guān)鍵是有種類庫(kù)的支持，如邏輯仿真時(shí)的模擬庫(kù)、邏輯綜合時(shí)的綜合 庫(kù)、版圖綜合時(shí)的版圖庫(kù)、測(cè)試綜合時(shí)的測(cè)試庫(kù)等。 ? 某些 HDL 本身也是文檔型的語(yǔ)言（如 VHDL），極大地簡(jiǎn)化了設(shè)計(jì)文檔的管理。 ? EDA 中最為矚目的功能，最具現(xiàn)代化電子設(shè)計(jì)技術(shù)特征的功能，是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 EDA 的發(fā)展趨勢(shì)，表現(xiàn)在以下幾個(gè)方面： ? 超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（ DeepSubmicron）工藝，如 、 90nm 已經(jīng)走向成熟，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已經(jīng)成為可能。 ? 由于工藝不斷減小，在半導(dǎo)體材料上的許 多寄生效應(yīng)已經(jīng)不能簡(jiǎn)單地補(bǔ)碼忽略，這就對(duì) EDA工具提出了更高的要求。同時(shí)，也使得 IC 生產(chǎn)線的投資更為巨大。 ? 高性能的 EDA 工具得到長(zhǎng)足的發(fā)展，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開(kāi)發(fā)環(huán)境。 ? 市場(chǎng)對(duì)電子產(chǎn)品提出了更高的要求，從而也對(duì)系統(tǒng)的集成度不斷提出更高的要求。同時(shí)，設(shè)計(jì)的效率也成了一個(gè)產(chǎn)品能否成功的因素，促使 EDA工具應(yīng)用更為廣泛。 3 第 2 章 系統(tǒng)設(shè)計(jì)思路 PWM 即脈沖寬度調(diào)制，就是利用微處理器的數(shù)字輸出來(lái)對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)。 PWM從處理器到被控制系統(tǒng)信號(hào)都 是數(shù)字式的，無(wú)需進(jìn)行數(shù) /模轉(zhuǎn)換。讓信號(hào)保持為數(shù)字形式可將噪聲 影響降到最小，因此廣泛應(yīng)用在測(cè)量、通信和功率控制與變換的許多領(lǐng)域中。 下圖是一種 PWM 信號(hào)發(fā)生器的邏輯圖，此信號(hào)發(fā)生器是由兩個(gè)完全相同的可自加載加法計(jì)數(shù)器 LCNT8 組成的，它的輸出信號(hào)的高、低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。 圖一 脈寬數(shù)控調(diào)制信號(hào)發(fā)生器邏輯圖 如果將初始值可預(yù)置的加法計(jì)數(shù)器的溢出信號(hào)作為本計(jì)數(shù)器的初始預(yù)置值加載信號(hào) LD，則可構(gòu)成計(jì)數(shù)器初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu) 成數(shù)控分頻器。圖中 D 觸發(fā)器的一個(gè)重要功能就是均勻輸出信號(hào)的占空比， 提高驅(qū)動(dòng)能力，這對(duì)驅(qū)動(dòng)，諸如揚(yáng)聲器或電動(dòng)機(jī)十分重要。 4 第 3 章 可自加載加法計(jì)數(shù)器的設(shè)計(jì) 取計(jì)數(shù)器的端口為：脈沖輸入端 CLK、加載使能輸入端 LD（高電平有效）、預(yù)置輸入端 D、計(jì)數(shù)進(jìn)位輸出端 DOVE。當(dāng)脈沖 CLK 上升沿到來(lái)之時(shí)，若加載使能端 LD 有效，則通過(guò)預(yù)置端 D可對(duì)計(jì)數(shù)器進(jìn)行預(yù)置數(shù)。之后，計(jì)數(shù)器就以此預(yù)置數(shù)為始，一直加 1 計(jì)數(shù)。至計(jì)數(shù)到 255 時(shí)，輸出端 DOVE 輸出 1?？驁D如圖二。其 VHDL 程序如下： LIBRARY IEEE。 USE 。 ENTITY LCNT8 IS PORT (CLK, LD: IN STD_LOGIC。 D: IN INTEGER RANGE 0 TO 255。 DOVE: OUT STD_LOGIC)。 END LCNT8。 ARCHITECTURE ART OF LCNT8 IS SIGNAL COUNT: INTEGER RANGE 0 TO 255。 BEGIN PROCESS (CLK) IS BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN IF LD=39。139。 THEN COUNT=D。 ELSE COUNT= COUNT+1。 END IF。 END IF。 END PROCESS。 PROCESS (COUNT) IS BEGIN IF COUNT=255 THEN DOVE=’1’。 ELSE DOVE=’0’。 5 END IF。 END PROCESS。 END ARCHITECTURE ART。 圖二 可自加載加法計(jì)數(shù)器框圖 6 第 4 章 信號(hào)發(fā)生器設(shè)計(jì)過(guò)程 此信號(hào)發(fā)生器是由兩個(gè)完全相同的可自加載加法計(jì)數(shù)器 LCNT8 組成的，它的輸出信號(hào)的高低電平脈寬可分別由兩組 8 位預(yù)置數(shù)進(jìn)行控制。 如果將初始值可預(yù)置的加法計(jì)數(shù)器的進(jìn)位信號(hào)作為本計(jì)數(shù)器的初始預(yù)置加載信號(hào) LD，則可構(gòu)成計(jì)數(shù)初始值自加載方式的加法計(jì)數(shù)器，從而構(gòu)成數(shù)控分頻器，如圖三所示。這就是本設(shè)計(jì)的核心部分。 圖三 正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生器的核心部分 取頂層文件中信號(hào) PINT，當(dāng)計(jì)數(shù)器 1 輸出 DOVE1=1 時(shí)， PINT=0；當(dāng)計(jì)數(shù)器 2 輸出 DOVE2 上升沿脈沖到來(lái)時(shí)， PINT=1。將 PINT 賦予信號(hào)發(fā)生器的輸出端 POUT，就可以得到高低電平寬度可調(diào)的方波信號(hào)。先將預(yù)置數(shù)設(shè)置好，則DOVE1 輸出 1 后，由 LD1=NOT PINT=1，計(jì)數(shù)器 1 立刻進(jìn)行預(yù)置，重新計(jì)數(shù)；計(jì)數(shù)器 2 亦然。于是產(chǎn)生持續(xù)的可調(diào)脈寬信號(hào)發(fā)生器。其相應(yīng)的 VHDL 程序如下： LIBRARY IEEE。 USE 。 ENTITY YPWM IS PORT (CLK: IN STD_LOGIC。 A, B: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 YPWM: OUT STD_LOGIC)。 END ENTITY YPWM。 7 ARCHITECTURE ART OF YPWM IS COMPONENT LCNT8 PORT (CLK, LD: IN STD_LOGIC。 D: IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 DOVE: OUT STD_LOGIC)。 END COMPONENT LCNT8。 SIGNAL DOVE1, DOVE2: STD_LOGIC。 SIGNAL LD1, LD2: STD_LOGIC。 SIGNAL SPWM: STD_LOGIC。 BEGIN U1: LCNT8 PORT MAP (CLK=CLK, LD=LD1, D=A, DOVE=DOVE1)。 U2: LCNT8 PORT MAP (CLK=CLK, LD=LD2, D=B, DOVE=DOVE2)。 PROCESS (DOVE1, DOVE2) IS BEGIN IF DOVE1=39。139。 THEN SPWM=39。039。 ELSIF DOVE239。EVENT AND DOVE2=39。139。 THEN SPWM=39。139。 END IF。 END PROCESS。 LD1=NOT SPWM。 LD2=SPWM。 YPWM=SPWM。 END ARCHITECTURE ART。 8 第 5 章 軟件仿真 Quartus Ⅱ軟件簡(jiǎn)介 Quartus Ⅱ軟件是美國(guó) Altera 公司為 SOPC（ System on a Programmable Chip，系統(tǒng)級(jí)可編程芯片）提供最全面的設(shè)計(jì)平臺(tái)。比起其他的編譯軟件，它具有以下的優(yōu)點(diǎn)： 1】 開(kāi)放的界面 Quartus Ⅱ軟件可與其他 EDA 廠家的設(shè)計(jì)輸入、綜合、驗(yàn)證工具相連接。設(shè)計(jì)人員可使用 Quartus Ⅱ編譯器（ Compiler）對(duì) ALTERA 的器件進(jìn)行編譯，然后使用 ALTERA 或其他標(biāo)準(zhǔn) EDA 驗(yàn)證工具進(jìn)行驗(yàn)證。目前， Quartus Ⅱ支持Cadence、 Exemplarlogic、 Mentor Graphics、 Synopsys、 Synplicity、 Viewlogic 等公司的 EDA 工具接口。 2】 與結(jié)構(gòu)無(wú)關(guān) Quartus Ⅱ系統(tǒng)的核心 ——