【正文】 現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 1 現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 項目名稱： 乒乓球比賽游戲機(jī) 班 級： 物科院 1005 姓 名： 周 ** 沈 ** 學(xué) 號： 071005** 071005** 指導(dǎo)老師： 倪 ** 提交日期 ： 2020/12/23 現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 2 封面 ………………………………………………………………… 1 一、 設(shè)計要求 ……………………………………………………… 3 二、設(shè)計的具體實現(xiàn) ………………………………………… ..3 系統(tǒng)框圖 …………………………………………………………… ..3 甲乙方得分顯示模塊 …………………………………………… ......4 加減計數(shù)模塊 ……………………………………………………… ..6 譯碼模塊 ……… ………………………………………………… … ...8 控制模塊 …………………………………………………………… ...9 核心問題 ………………………………………………………… ......12 三、結(jié)果分析 …………………………………………………… ...15 四、附件 …………………………………………………………… 16 完整電路圖 ………………………………………………………… ..16 各個自制元件的 VHDL 程序 ………………… ………………… ......16 現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 3 一、 設(shè)計要求 設(shè)計一個乒乓球比賽游戲 機(jī) （ 1）設(shè)計一個由甲乙雙方參加，有裁判的三人乒乓球游戲機(jī)； （ 2）用 8個（或更多個） LED排成一條直線，以中點為界，兩邊各代表參賽雙方的位置，期中一只點亮的 LED 指示球的當(dāng)前位置，點亮的 LED依次從左到右，或從右到左，其移動的速度應(yīng)能調(diào)節(jié)； （ 3）當(dāng)“球”（點亮的那支 LED）運動到某方的最后一位時，參賽者應(yīng)能果斷地按下位于自己一方的按鈕開關(guān)，即表示啟動球拍擊球，若擊中則球向相反方向移動，若未擊中，球掉出桌外，則對方得一分； （ 4）設(shè)計自動計分電路，甲乙雙方各用兩位數(shù)碼管進(jìn)行計分顯示，每記滿 11 分為 1 局； （ 5）甲乙雙方各設(shè)一個發(fā)光二極管表示擁有發(fā)球權(quán)，每隔 2 次自動交換發(fā)球權(quán)，擁有發(fā)球權(quán)的一方發(fā)球才有效； （ 6）其他。 二、設(shè)計的具體實現(xiàn) 系統(tǒng)框圖 現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 4 此系統(tǒng)框圖分為控制模塊，加 /減計數(shù)模塊，譯碼顯示模塊和甲乙方得分顯示模塊。 甲乙方得分顯示模塊 甲乙雙方各用兩位數(shù)碼管進(jìn)行計分顯示，通過控制模塊加以控制。 甲乙 得分 的 計數(shù)： 圖形： VHDL 語言： LIBRARY ieee。 USE 。 use 。 ENTITY jifen IS PORT ( reset : IN STD_LOGIC。 clk : IN STD_LOGIC。 q : buffer STD_LOGIC_VECTOR(3 downto 0) )。 END jifen。 ARCHITECTURE jifen_architecture OF jifen IS BEGIN process(clk,reset) begin if(reset=39。039。) then q=0000。 elsif(clk39。event and clk=39。139。) then if(q=1011) then q=1011。 else q=q+1。 end if。 end if。 end process。 END jifen_architecture。 resetclkq[3..0]jifeninst現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 5 甲乙得分的顯示： 圖形： VHDL 語言： LIBRARY ieee。 USE 。 use 。 ENTITY xianshi IS PORT ( a : IN STD_LOGIC_VECTOR(3 downto 0)。 y1 : OUT STD_LOGIC_VECTOR(6 downto 0)。 y0 : OUT STD_LOGIC_VECTOR(6 downto 0) )。 END xianshi。 ARCHITECTURE xianshi_architecture OF xianshi IS BEGIN process(a) begin case a is when 0000 = y1=1111110。y0=1111110。 when 0001 = y1=1111110。y0=0110000。 when 0010 = y1=1111110。y0=1101101。 when 0011 = y1=1111110。y0=1111001。 when 0100 = y1=1111110。y0=0110011。 when 0101 = y1=1111110。y0=1011011。 when 0110 = y1=1111110。y0=1011111。 when 0111 = y1=1111110。y0=1110000。 when 1000 = y1=1111110。y0=1111111。 when 1001 = y1=1111110。y0=1111011。 when 1010 = y1=0110000。y0=1111110。 when OTHERS = y1=0110000。y0=0110000。 end case。 end process。 END xianshi_architecture。 a[3..0] y1[6..0]y0[6..0]xianshiinst1現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 6 甲乙方得分顯示模塊圖形輸入為： 加減計數(shù)模塊 通過 DU/ 的取值 實現(xiàn)加或者減的計數(shù) 。 圖形： 說明： ud=’1’時，計數(shù)器進(jìn)行減計數(shù)； ud=’0’時，計數(shù)器進(jìn)行加計數(shù)； s=’0’時，計數(shù)器正常工作； s=’1’時，計數(shù)器停止工作； reset=’1’時，計數(shù)器正常計數(shù)； reset=’0’時，計數(shù)器置數(shù)操作。 udsresetd3d2d1d0clkq[3..0]jishuinst2現(xiàn)代電子與系統(tǒng)設(shè)計總結(jié)報告 7 VHDL 語言 ： LIBRARY ieee。 USE 。 use 。 ENTITY jishu IS PORT ( u