【正文】 學(xué)校作息時間系統(tǒng) 1 / 35 北京郵電大學(xué)電子工程學(xué)院 2021級數(shù)字電路與邏輯設(shè)計實驗報告 學(xué)校作息時間管理系統(tǒng) 班級： 2021211207 學(xué)號： 班內(nèi)序號： 姓名： 2021/11/9 學(xué)校作息時間系統(tǒng) 2 / 35 目錄 任務(wù)要求 ........................................................................................... 3 系統(tǒng) 設(shè)計 ........................................................................................... 4 設(shè)計思路 ............................................................................................................ 4 設(shè)計框圖 ............................................................................................................ 4 分塊介紹 ............................................................................................................ 6 仿真波形 ........................................................................................... 6 VHDL 源程序 ................................................................................... 10 功能說明 ......................................................................................... 25 元器件清單 ..................................................................................... 25 故障及問題分析 .............................................................................. 32 實驗總結(jié) ......................................................................................... 34 學(xué)校作息時間系統(tǒng) 3 / 35 任務(wù)要求 題目一 、 學(xué)校作息時間管理系統(tǒng) 基本要求： 該管理系統(tǒng)有常態(tài)、 考試和假日三種工作模式， 三種模式用一個按鍵 BTN實現(xiàn)切換，并用點陣進行顯示：常態(tài)模式顯示 N，考試模式顯示 E，假日模式顯示 H。 常態(tài)模式：每天上午的 7 點 50、下午 13 點 20 和 18 點 20 打預(yù)備鈴，上午的 8 點、 9 點、 10 點 10 分、 11 點 10 分、下午的 13 點 14 點 15 點 16 點 18點 30 和 19 點 30 打上課鈴，上午的 8 點 50、 9 點 50、 11 點、 12 點、下午的 14 點 15 點 16 點 17 點 19 點 20 和 20 點 20 打下課鈴，每天晚上的 23 點打熄燈鈴。 考試模式：每天上午的 7 點 50、下午 12 點 50打預(yù)備鈴，上午的 8 點、10 點、下午的 13 點、 15點打考試鈴，上午的 12點和下午的 17 點打收卷鈴，每天晚上的 23 點打熄燈鈴。 假日模式：只在晚上 23 點打熄燈鈴。 鈴聲要求：預(yù)備鈴聲、上課玲聲、下課鈴聲、熄燈鈴聲、考試鈴聲和收卷鈴聲至少用 3 種用不同的樂曲表示，每種鈴聲不短于 10 秒，不長于 20 秒，且上課鈴聲和考試鈴聲必須終止于開始時間， 下課鈴聲和收卷鈴聲必須起始于課程或考試結(jié)束時間。 任何模式下，時鐘都要走時正確，且可以用按鍵 BTN 進行校正調(diào)節(jié)，時間用 6 個數(shù)碼管顯示。 提高要求： 打鈴時間可以人工修改 自擬其它功能。 系統(tǒng) 設(shè)計 設(shè)計思路 程序采用自頂向下設(shè) 計的思路，先將主程序啟動，然后依次啟動子程序，主程序為蜂鳴器響鈴部分，子程序包括數(shù)碼管時間顯示部分、點陣狀態(tài)顯示部分、時間校正 部分、邏輯判斷部分 及按鍵防抖部分 。 設(shè)計框圖 系統(tǒng)結(jié)構(gòu)圖 學(xué)校作息時間系統(tǒng) 4 / 35 總體設(shè)計框圖 ASM圖 主控部分 按鍵輸入 時高位 時低位 分高位 分低位 秒高位 秒低位 數(shù)碼管輸出 晶振振蕩電路 50k 分頻 250 分頻 4 分頻 按鍵防抖 點陣顯示 響鈴時間 響鈴時長 響鈴種類 等的存儲 時間比較及響鈴選擇 響鈴 學(xué)校作息時間系統(tǒng) 5 / 35 N YES NO YES YES Y Y N Y 分頻模塊設(shè)計 開始 狀態(tài)選擇 是否為 N 時間是否為 7 點 50、下午 13 點 20…… 響鈴 1 時間是否為8： 00， 9:00 。 響鈴 2 時間是否為 8:50,9:50.。 響鈴 3 時間是否為 23:00 響鈴 4 是否為 H 學(xué)校作息時間系統(tǒng) 6 / 35 晶體振蕩器是構(gòu)成數(shù)字時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且振蕩信號的頻率與振蕩電路中的 R、 C 元件的數(shù)值無關(guān)。因此，這種振蕩電路輸出的是準確度極高的信號。本 設(shè)計 FPGA外部 使用的 是 50MHz 晶振 ， 在其內(nèi)部再根據(jù)需要進行分頻 。 分頻模塊 分別產(chǎn)生 1kHZ、 250HZ、 1HZ脈沖信號。 其中 1KHZ作為 讀寫 時鐘信號， 250HZ為刷新頻率， 1HZ作為時鐘基準時鐘信號。 VHDL 源程序 分頻模塊 50k 分頻，本程序中將 50Mhz 時鐘信號分頻至 1khz library ieee。 use 。 entity div_50k is port ( clk_in : in std_logic。 clk_out : out std_logic )。 end entity。 architecture a of div_50k is signal tmp1 :integer range 0 to 999。 signal tmp2 :integer range 0 to 24。 signal clktmp :std_logic。 begin process(clk_in) begin if (clk_in39。event and clk_in=39。139。) then if (tmp1=999) then tmp1=0。 tmp2=tmp2+1。 if (tmp2=24) then tmp2=0。 clktmp=not clktmp。 end if。 else 學(xué)校作息時間系統(tǒng) 7 / 35 tmp1=tmp1+1。 end if。 end if。 end process。 clk_out=clktmp。 end a。 4 分頻 library ieee。 use 。 entity div_4 is port ( clk_in : in std_logic。 clk_out : out std_logic )。 end entity。 architecture a of div_4 is signal tmp :integer range 0 to 1。 signal clktmp :std_logic。 begin process(clk_in) begin if (clk_in39。event and clk_in=39。139。) then if tmp=1 then tmp=0。 clktmp=not clktmp。 else tmp=tmp+1。 end if。 end if。 end process。 clk_out=clktmp。 end a。 250 分頻 學(xué)校作息時間系統(tǒng) 8 / 35 library ieee。 use 。 entity div_250 is port ( clk_in : in std_logic。 clk_out : out std_logic )。 end entity。 architecture a of div_250 is signal tmp :integer range 0 to 124。 signal clktmp :std_logic。 begin process(clk_in) begin if (clk_in39。event and clk_in=39。139。) then if tmp=124 then tmp=0。 clktmp=not clktmp。 else tmp=tmp+1。 end if。 end if。 end process。 clk_out=clktmp。 end a。 學(xué)校作息時間系統(tǒng) 9 / 35 時間控制模塊 library ieee。 use 。 entity time_count is port ( ck : in std_logic。 ck1k : in std_logic。 k1 : in std_logic。模式設(shè)置 k2 : in std_logic。校時選位 k3 : in std_logic。加 stop : out std_logic。 flash : out std_logic。 hh : out integer range 0 to 9。 hl : out integer