【正文】 993 版（俗稱 93 版 VHDL） [3]。 的特點(diǎn)及優(yōu)點(diǎn) VHDL 具有以下特點(diǎn) [4]： （ 1）支持“自頂向下”的設(shè)計(jì)方法 ： 設(shè)計(jì)可按層次分解 ， 采用結(jié)構(gòu)化開(kāi)發(fā)手段 ，可實(shí)現(xiàn)多人 、 多任務(wù)的并行工作方式 ， 使系統(tǒng)的設(shè)計(jì)效力大幅提高 。 （ 2） 系統(tǒng)硬件描述能力強(qiáng) ： 可以同時(shí)支持“行為描述”、“數(shù)字流描述”和“結(jié)構(gòu)描述” 3 種描述方式，并可混用 [5]。 其中，強(qiáng)大的“行為描述”能力使設(shè)計(jì)者可以避開(kāi)具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng) 。 這一特點(diǎn)使 VHDL 成為系統(tǒng)設(shè)計(jì)領(lǐng)域中最佳 的硬件描述語(yǔ)言 。 （ 3） 系統(tǒng)仿真能力強(qiáng) ： VHDL 最初是作為一種仿真標(biāo)準(zhǔn)問(wèn)世的 ， 因此 VHDL 具有仿真語(yǔ)句和庫(kù)函數(shù) 。 另外 ， VHDL 強(qiáng)大的“行為描述”能力也使其十分適用于系統(tǒng)級(jí)仿真 。 （ 4） 工藝無(wú)關(guān)性 [6]： 在使用 VHDL 設(shè)計(jì)系統(tǒng)硬件時(shí) ， 沒(méi)有嵌入與工藝相關(guān)的信息 。正因?yàn)?VHDL 的硬件描述與具體工藝無(wú)關(guān) ， 因而其程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍 ， 其中包括各種 CPLD、 FPGA 及 ASIC 等 。 同時(shí)， VHDL 具有以下優(yōu)點(diǎn) [7]： （ 1）與其他的硬件描述語(yǔ)言相比， VHDL 具有更強(qiáng)的行為描述能力 。 強(qiáng)大的行為描述能力是避 開(kāi)具體的器件結(jié)構(gòu) ， 從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 。 就目前流行 EDA 工具和 VHDL 綜合器而言 ， 將基于抽象的行為描述風(fēng)格的 VHDL九江學(xué)院大專畢業(yè)論文 3 程序綜合成為具體 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問(wèn)題 ， 只是在綜合與優(yōu)化效率上略有差異 。 （ 2） VHDL 具有豐富的仿真語(yǔ)句和庫(kù)函數(shù) ， 使得在任何大系統(tǒng)的設(shè)計(jì)早期 ， 就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性 ， 隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬 ， 使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷 。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu) ， 決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功 能 。 高效 、 高速完成符號(hào)市場(chǎng)需求的大規(guī)模系統(tǒng)設(shè)計(jì)必須有多人甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn) 。 VHDL 中設(shè)計(jì)實(shí)體的概念 、 程序包的概念 、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有利的支持 。 （ 4） 用 VHDL 完成一個(gè)確定的設(shè)計(jì) ， 可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化 ，并自動(dòng)把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表 (根據(jù)不同的芯片 )。 這種方式突破了門(mén)級(jí)設(shè)計(jì)的瓶頸 ， 極大地減少電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤 ， 降低了開(kāi)發(fā)成本 。 利用 EDA工具的邏輯優(yōu)化功能 ， 可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小 、 更高速的電路系統(tǒng) 。 反過(guò)來(lái) ， 設(shè)計(jì)者還 可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息 ， 返回去修改 VHDL設(shè)計(jì)描述 ，使 之更加完善 。 （ 5） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性 。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 正因?yàn)?VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān) ， 所以 VHDL 設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍 ， 其中包括各種系列的 CPLD、 FPGA 及各種門(mén)陣列器件 。 （ 6） VHDL 具有類屬描述語(yǔ)句和子程序調(diào)用等功能 ， 對(duì)于完成的設(shè)計(jì) ， 在不改變?cè)闯绦虻臈l件下 ， 只需改變類屬參量或函數(shù) ， 就能輕易地改變?cè)O(shè)計(jì)的規(guī)模 和結(jié)構(gòu) 。 正因?yàn)?VHDL 有如此多的特點(diǎn)和優(yōu)點(diǎn)，所以本設(shè)計(jì)運(yùn)用 VHDL 進(jìn)行乒乓球游戲機(jī)軟設(shè)計(jì)。 設(shè)計(jì)流圖 設(shè)計(jì)流程圖如圖 1 所示。 這一流程圖基本可使用任何基本硬件描述語(yǔ)言的設(shè)計(jì)。下面對(duì)這個(gè)流程中的步驟進(jìn)行說(shuō)明 [1]： 4 （ 1）系統(tǒng)層次劃分 /畫(huà)出系統(tǒng)框圖（ Hierarchy/Block Diagram）：按照“自頂向下”的設(shè)計(jì)方法對(duì)系統(tǒng)進(jìn)行劃分（確定系統(tǒng)由哪些模塊構(gòu)成，各個(gè)模塊又由哪些子模塊構(gòu)成）。 （ 2）編碼：寫(xiě)出 VHDL 代碼，大多數(shù)集成開(kāi)發(fā)環(huán)境（如 MAX+plus2 等）都集成了針對(duì) VHDL 的編輯。這些 編輯器一般都具有 VHDL 關(guān)鍵詞的亮點(diǎn)顯示等特點(diǎn)，有的還內(nèi)嵌了常用的 VHDL 程序模塊。 圖 1 VHDL 的設(shè)計(jì)流程圖 （ 3）編譯（ Compilation）：編譯器會(huì)對(duì) VHDL 程序進(jìn)行語(yǔ)法檢查，還會(huì)產(chǎn)生用于仿真的一些內(nèi)部信息。這一步驟通常由編譯器自動(dòng)完成，無(wú)須我們干預(yù)。如果 VHDL語(yǔ)言有錯(cuò)誤，編譯無(wú)法通過(guò)，則需要修改程序，即回到第（ 2）步。事實(shí)上， VHDL 設(shè)計(jì)過(guò)程中，常常根據(jù)需要往后退一步，甚至更多。 （ 4）功能仿真（ Functional Simulation）： VHDL 仿真器允許定義輸入并應(yīng)用到設(shè)計(jì)中， 不必生成實(shí)際電路就可以觀察輸出。此仿真主要用于檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性，不涉及具體器件的硬件特性。 （ 5）綜合（ Synthesis）：利用綜合器對(duì) VHDL 代碼進(jìn)行綜合優(yōu)化處理，生成門(mén)級(jí)描述的網(wǎng)表文件，這是將 VHDL 語(yǔ)言描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。這一步通常由綜合器自動(dòng)完成，但設(shè)計(jì)者可以設(shè)定一些技術(shù)上的約束條件（如限定邏輯層次的最大數(shù)等）來(lái)“幫助”綜合器。 （ 6）適配（ Fitting）：利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線等。 此 步驟將產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果： ① 適配報(bào)告，包括芯片內(nèi)部資源的利用情況、設(shè)計(jì)的布爾方程描述情況等； ② 適配后的仿真模型； ③ 器件編程文件。 九江學(xué)院大專畢業(yè)論文 5 （ 7）時(shí)序仿真（ Timing Simulation）：根據(jù)適配后的仿真模型，可以進(jìn)行時(shí)序仿真。因?yàn)檫@時(shí)已經(jīng)得到目標(biāo)器件的實(shí)際硬件特性（如時(shí)延特性等），所以仿真結(jié)果能比較精確的預(yù)期芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就需要修改 VHDL 源代碼或選擇不同的目標(biāo)器件，甚至要重構(gòu)整個(gè)系統(tǒng)，圖 1 就是所設(shè)計(jì)者極力避免出現(xiàn)的情況。 （ 8）下載 CPLD/FPGA（ Programming）：如 果時(shí)序仿真通過(guò)，就可將“適配”時(shí)產(chǎn)生的器件編程文件下載到 CPLD 或 FPGA 中（ FPGA 的編程通過(guò)被稱為“配置”）。雖然流程圖中未標(biāo)出從此步“往回走”的箭頭，但事實(shí)上，實(shí)際的結(jié)果有可能與仿真結(jié)果有差異（可能是設(shè)計(jì)時(shí)未考慮到外部硬件的實(shí)際情況；也可能是由于仿真時(shí)測(cè)試的條件不夠多，沒(méi)有發(fā)現(xiàn)其中隱藏的錯(cuò)誤），這時(shí)，必須回頭重新找出問(wèn)題所在。 6 2．模塊設(shè)計(jì) 乒乓游戲機(jī)的組成示意圖如圖 2 所示。 圖 2 乒乓游戲機(jī)的組成示意圖 本設(shè)計(jì)中的乒乓游戲機(jī)是由 5 個(gè)發(fā)光二極管代表乒乓球臺(tái) ， 中間的發(fā)光二極管兼作球網(wǎng) ， 用 點(diǎn)亮的發(fā)光二極管按一定方向移動(dòng)來(lái)表示球的運(yùn)動(dòng) 。 在游戲機(jī)的兩側(cè)各設(shè)置兩個(gè)開(kāi)關(guān) ， 一個(gè)是發(fā)球開(kāi)關(guān) STARTA、 STARTB； 另一個(gè)是擊球開(kāi)關(guān) HITA、 HITB。 甲乙二人按乒乓球比賽規(guī)則來(lái)操作開(kāi)關(guān) 。 當(dāng)甲方按動(dòng)發(fā)球開(kāi)關(guān) STARTA 時(shí) ， 靠近甲方的第一個(gè)發(fā)光二極管亮 ， 然后發(fā)光二極管由甲向乙依次點(diǎn)亮 ， 代表乒乓球的移動(dòng) 。 當(dāng)球過(guò)網(wǎng)后按設(shè)計(jì)者規(guī)定的球位 ， 乙方就可以擊球 。 若乙方提前擊球或沒(méi)有擊中球 ， 則判乙方失分 ， 甲方的記分牌自動(dòng)加一分 。 然后重新發(fā)球 ， 比賽繼續(xù)進(jìn)行。比賽一直要進(jìn)行到一方九江學(xué)院大專畢業(yè)論文 7 記分牌達(dá)到 21 分 ， 該局才結(jié)束 。 本設(shè)計(jì)由譯碼顯示器 、 按鍵去抖 、 狀態(tài)機(jī) /球臺(tái)控制器和記分器等部分所組成 。本系統(tǒng)的邏輯分框圖如圖 3 所示。 圖 3 系統(tǒng)邏輯分框圖 七段 數(shù)碼管顯示譯碼器 七段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC， 如 74 或 4000 系列的器件只能作十進(jìn)制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運(yùn)算都是 2 進(jìn)制的，所以輸出表達(dá)都是 16 進(jìn)制的，為了滿足 16 進(jìn)制數(shù)的譯碼顯示，最方便的方法就是利用 VHDL 譯碼程序在 FPGA 或 CPLD 中實(shí)現(xiàn)。七段數(shù)碼管分為共陰極和共陽(yáng)極兩種 [8]。簡(jiǎn)而言之，對(duì)共陰極來(lái)說(shuō)，公共引腳要接地，想要點(diǎn)亮某段數(shù)碼管，就在相應(yīng) 的引腳加上高電平；對(duì)共陰極來(lái)說(shuō)剛好相反，公共引腳提高電平，想要點(diǎn)亮某段數(shù)碼管，就在相應(yīng)的引腳加上低電 8 平 [9]。七段 BCD 碼譯碼器的設(shè)計(jì)，輸出信號(hào) LED7S 的 7 位分別接如圖 4 所示數(shù)碼管的七個(gè)段，高位在左，低位在右 [9]。例如當(dāng) LED7S 輸出為 “ 1101101” 時(shí)，數(shù)碼管的 7個(gè)段： g、 f、 e、 d、 c、 b、 a 分別接 0、 0、 1，接有高電平的段發(fā)亮，于是數(shù)碼管顯示“ 5”。 帶使能信號(hào) EN 的譯碼電路的 VHDL 程序中 ， EN 為高電平時(shí) ， 譯碼器正常工作；EN 為低電平時(shí) ， 譯碼器輸出 0000000， 表示數(shù)碼管無(wú) 顯示 。 用選擇信號(hào)賦值語(yǔ)句描述 ，將綜合成組合邏輯電路 。 圖 4 共陰數(shù)碼管及電路 圖 5 多模塊共同控制七段數(shù)碼管譯碼電路示意圖 九江學(xué)院大專畢業(yè)論文 9 帶使能信號(hào) EN 的譯碼電路的 VHDL 程序如下： LIBRARY IEEE。 USE 。 ENTITY DISPLAY IS PORT (EN: IN STD_LOGIC。 NUM: IN INTEGER RANGE 0 TO 15。 DISPLAY: OUT STD_LOGIC_VECTOR (0 TO 6))。 END。 BEGIN PROCESS (EN, NUM) BEGIN IF EN=’ 1 ’ THEN 使能信號(hào) EN 為 1時(shí)，譯碼器正常工作 CASE NUM IS WHEN 0=DISPLAY=”1111110”。 WHEN 1=DISPLAY=”0110000”。 WHEN 2=DISPLAY=”1101101”。 WHEN 3=DISPLAY=”1111001”。 WHEN 4=DISPLAY=”0110011”。 WHEN 5=DISPLAY=”1011011”。 WHEN 6=DISPLAY=”0011111”。 WHEN 7=DISPLAY=”1110000”。 WHEN 8=DISPLAY=”1111111”。 WHEN OTHERS=DISPLAY=”0000000”。 END CASE。 ELSE 10 DISPLAY=”0000000”。 EN 為 0，數(shù)碼管無(wú)顯示 END IF。 END PROCESS。 END。 值得注意的是，本程序是組合邏輯電路， PROCESS 的敏感信號(hào)參數(shù)表中一定要有NUM；否則編譯時(shí)會(huì)提示如下出錯(cuò)信息：“ Else Clause following a Clock edge must hold the state of signal ‘ Display’”。 出現(xiàn)此提示信息的原因是：綜合器將 EN 誤判為時(shí)鐘信號(hào)，并試圖將程序綜合成時(shí)序邏輯電路，但該程序的格式又不符合綜合器對(duì)時(shí)鐘信號(hào)描述的要求，因此無(wú)法綜合。 鍵盤(pán)的按鍵閉合與釋放瞬間，輸入的信號(hào)會(huì)有毛刺。如果不進(jìn)行消抖 處理，系統(tǒng)會(huì)將這些毛刺誤以為是用戶的另一次輸入，導(dǎo)致系統(tǒng)的誤操作。防抖電路有很多種，最簡(jiǎn)單、最容易理解的就是計(jì)數(shù)法。其原理是對(duì)鍵值進(jìn)行計(jì)數(shù)，當(dāng)某一鍵值保持一段時(shí)間不改變時(shí)（計(jì)數(shù)器達(dá)到一定值后），才確認(rèn)它為有效值；否則將其判為無(wú)效鍵值，重新對(duì)鍵值進(jìn)行計(jì)算 [2]。 下面是基于計(jì)數(shù)法的防抖電路程序： LIBRARY IEEE。 ENTUTY ANTITWITTER IS PORT (CLOCK: IN STD_LOGIC。 NUMIN: IN INTEGER RANGE 0 TO 15。 NUMOUT: OUT INTEGER RANGE 0 TO 15)。 END。 ARCHITECTURE BEHAVIOR OF ANTITWITTER IS SIGNAL TE