【正文】 計(jì)數(shù) 檢波電路 方案 方案一：利用包絡(luò)檢波，常用的方法是傳統(tǒng)二極管包絡(luò)檢波，其電路工作電路采用的核心元件是二極管。通過使用二極管以及電阻和電容還有電感這樣的元件進(jìn)行必要的連接就可以從調(diào)制信號(hào)當(dāng)中解調(diào)出需要的低頻信號(hào)。包絡(luò)檢波的原理圖如圖 可以看出。 圖 包絡(luò)檢波 的 原理框圖 方案二： CPLD 是近幾年來應(yīng)用很廣泛的元件 ,它具有廣泛優(yōu)點(diǎn)，比如能夠精確的判斷信號(hào)的延時(shí)多少，并且能夠全硬件狀態(tài)下進(jìn)行需要的工作。而且不需要擔(dān)心使用的時(shí)候再上電之前需要進(jìn)行復(fù)位操作的問題。還有許多其他的優(yōu)點(diǎn)， 比如說它的運(yùn)行速度特別的快而且它的可靠性能也很高。通過使用這樣的原件就可以高質(zhì)量高速度的實(shí)現(xiàn)系統(tǒng)的集成 。在水中聲探測(cè)儀中心控制電路的基礎(chǔ)上 , 通過簡(jiǎn)單的改變VHDL 程序 ,這樣就不需要再變動(dòng)或者是增添別的硬件電路，就可以完成計(jì)數(shù)檢波器單片機(jī) 帶通濾波器 模擬開關(guān) 隔離級(jí) A C 輸出 B D 非線性器件 低通濾波 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 6 頁 共 38 頁 的功能。如圖 所示是基于 CPLD 地計(jì)數(shù)檢波器的原理圖。 圖 基于 CPLD 的計(jì)數(shù)檢波器原理框圖 由于多普勒信號(hào)內(nèi)部包括地脈沖數(shù)量相對(duì)來說比較少，所以對(duì)于檢波器的功能需要也相對(duì)比較高，首先他要包括很大的抗干擾的能力而且它的檢波線性能一定要優(yōu)越，含有相對(duì) 較少的死區(qū)，對(duì)于惰性失真的要求也很高，必須控制在很小的范圍之內(nèi)。雖然在信號(hào)處理電路中采取了諸如限幅、濾波措施，但是仍然難以避免來自檢波器的輸入端的輸入干擾信號(hào)。傳統(tǒng)的二極管包絡(luò)檢波電路不能達(dá)到以上要求，所以我選擇方案二即利用 CPLD 芯片來設(shè)計(jì)和實(shí)現(xiàn)新型計(jì)數(shù)檢波器。 發(fā)射控制電路 方案 確定 根據(jù)上述方案的分析，確定發(fā)射控制電路的設(shè)計(jì)方案由 CW 信號(hào)發(fā)射部分和基于CPLD 的計(jì)數(shù)檢波控制部分 組成 。 CW 信號(hào) 發(fā)射部分 AT89C52 單片機(jī) ： 它是 低電壓、高性能 互補(bǔ)金屬氧化物半導(dǎo)體 8 位單片機(jī)， 屬于 AT89C51 芯片 的增強(qiáng)型 ， AT89C52 單片機(jī) 憑借著其強(qiáng)大的功能， 應(yīng)用于 在 各種控制領(lǐng)域 中得到廣泛的應(yīng)用 。 具有以下幾個(gè)特性： （ 1） 片內(nèi) 含 8KB 的 Flash 程序存儲(chǔ)器，可擦寫 1000 次； （ 2） 片內(nèi)內(nèi)含 256 字節(jié)的 RAM 數(shù)據(jù)存儲(chǔ)器 ； （ 3） 具有 32 根可編程 的 輸入輸出 口線； （ 4） 具有 3 個(gè)可編程定時(shí)器； （ 5） 串行口是具有一個(gè)全雙工的可編程串行通信口； （ 6） 具有一個(gè)數(shù)據(jù)指針 DPTR； （ 7） 低功耗工作模式 、 空閑模式和掉電模式； （ 8） 有一個(gè)可編程的 3級(jí)程序鎖定位 ； 觸發(fā)器 計(jì)時(shí)器 計(jì)數(shù)器 判決器 Put out clk reset Put in 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 7 頁 共 38 頁 （ 9） 最高工作頻率為 24MHz。 帶通濾 波器 簡(jiǎn)介： 是指能通過某一頻率范圍內(nèi)的 頻率 分量、并 將其他范圍的頻率分量 衰減 到極低水平的 濾波器 ， 和 帶阻濾波器 不同 。 有許多方法來實(shí)現(xiàn)帶通濾波功能，可以使用該芯片的電路實(shí)現(xiàn)，但比較復(fù)雜，可以使用一個(gè)低通濾波器和高通濾波器的組合產(chǎn)生 ，也可以用簡(jiǎn)單的元器件的組合來實(shí)現(xiàn)濾波的功能，比如用 電阻 電感 電容組合而成的 電路 就可以實(shí)現(xiàn)帶通濾波器的功能。在本設(shè)計(jì)中，就是采用了這種方法。 C 語言 是 高級(jí)語言 ， 具有可移植性，能夠結(jié)構(gòu)化進(jìn)行編寫程序， 只是在 芯片上 C語言進(jìn)行稍微 的修改就可以了， 而且相比匯編語言，其語言程序比較容易 讀懂。 C 語言編寫程序 具有結(jié)構(gòu)清晰、移植性好、 容易修改和調(diào)試 等優(yōu)點(diǎn)。因此采用 C 語言編寫。 采用單片機(jī)芯片 AT89C52 與 濾波電路結(jié)合的方法， 利 用單片機(jī)產(chǎn)生方波，經(jīng) 過濾波電路，并通過模擬開關(guān)電路，把它變?yōu)橐粋€(gè)正弦波 ，將正弦波 調(diào) 制成 符合 課題所需要 的 脈寬的 CW 脈沖信號(hào)，之后經(jīng)過隔離級(jí)電路， 能夠 削減后面電路 對(duì) 連續(xù) 脈沖 信號(hào)產(chǎn)生 的影響 ，將 信號(hào)通過超聲波發(fā)射頭發(fā)射出去。 基于 CPLD 的計(jì)數(shù)檢波控制部分 EPM7128SLC8415 芯片簡(jiǎn)介： 它以第二代矩陣結(jié)構(gòu)為基礎(chǔ)， 是 采用 互補(bǔ)金屬氧化物半導(dǎo)體 工藝 并 基于高性能 電可擦可編程只讀存儲(chǔ)器 結(jié)構(gòu)的 CPLD 芯片，完全符合由聯(lián)合測(cè)試行為組織規(guī)定的 邊界掃描標(biāo)準(zhǔn)。 該芯片 支持多種 不同的 電壓口，引腳 之間的邏輯時(shí)延 最短 可 為 5 納秒 ，最高計(jì)數(shù)頻率 可達(dá)到 ， 而且 可以運(yùn)用 多種編程方式 進(jìn)行編寫 ， 并且 可 以 利用軟件 QuartusⅡ 方便地 來 仿真、綜合和下載 。 其 具有以下幾個(gè)特性： （ 1） 具有 84 個(gè)管 腳，其中 5 根為 ISP 下載，方便系統(tǒng)的編程 。 （ 2） 具有 6000 個(gè)門， 為 其中包含 2500 個(gè) 典型可用門 ； （ 3） 有 8 個(gè)邏輯陣列塊，有 128 個(gè)宏單元 ； （ 4） 每 一 個(gè) 宏單元都有獨(dú)立的可編程電源控制 ； （ 5） 有 60 個(gè)可用的 I / O 端口，可以單獨(dú)配置為輸入，輸出和雙向模式； （ 6） 有 2 個(gè)全局時(shí)鐘及 、 一個(gè)全局使能端 、 一個(gè)全局清 除端。 當(dāng)定時(shí)時(shí)間（小于 1ms），定時(shí)器停止計(jì)時(shí)，輸出控制信號(hào)到計(jì)數(shù)器和決定裝置，當(dāng)停止計(jì)數(shù)的同時(shí)，決定觸發(fā)裝置讀取計(jì)數(shù)值 。設(shè)統(tǒng)計(jì)到的脈沖個(gè)數(shù)為 M，則 輸入 信號(hào)的頻率為 M 1 kHz，當(dāng) M 值在 2~6 范圍內(nèi)時(shí)，判決器 將輸出 信號(hào)電平拉高 ，輸入到控制電路 ， 同時(shí)，控制電路輸出一個(gè)復(fù)位信號(hào)將計(jì)數(shù)探測(cè)器復(fù)位， 使 計(jì)數(shù)值、計(jì)時(shí) 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 8 頁 共 38 頁 邏輯原理圖設(shè)計(jì) VHDL 語言程序設(shè)計(jì) 設(shè)計(jì)校驗(yàn) 編譯 器件編程 器清零， 輸出 信號(hào) 變 為低電平，開始 進(jìn)行 下一輪 的 檢波 與計(jì)數(shù)； 當(dāng) M 值不在 2 ~ 6 范圍內(nèi)，使輸入信號(hào)不是有效的回波信號(hào)，計(jì)算值，定時(shí)器復(fù)位， 重新開始檢波 與計(jì)數(shù)。在水中聲探測(cè)儀中心控制電路的基礎(chǔ)上 , 通過簡(jiǎn)單的 改變 VHDL 程序 ,不用改變和添加其他硬件電路 ， 就能夠?qū)崿F(xiàn)計(jì)數(shù)檢波器 的功能 。 依據(jù) 邏輯控制功能的需要， 一般情況下采用 邏輯原理圖法和 VHDL 語言編程法 來設(shè)計(jì)輸入， 邏輯圖的方法是輸入法的設(shè)計(jì)，圖形直觀，可以直接調(diào)用許多現(xiàn)成的組件庫，而且用戶還可以添加一個(gè)新的元數(shù)據(jù)庫根據(jù)自己的需要。 如 果設(shè)計(jì)的系統(tǒng)比較復(fù)雜，可采用層次化設(shè)計(jì)，使用起來也 十分方便。 VHDL 語言編程法具有 獨(dú)特的功能，可以對(duì) 系統(tǒng)硬件 的 功能 進(jìn)行 多層次 的 描述 ， 另外它含有豐富的庫函數(shù)和 仿真語句，可隨時(shí)對(duì)設(shè)計(jì)進(jìn)行仿真模擬， 可以在驗(yàn)證設(shè)計(jì)之前，就能檢查出設(shè)計(jì)能不能 實(shí)現(xiàn)預(yù)期的功能 。 VHDL 語言程序 具有硬件特征的語句 ， 除此之外，它所具有的 語言形式 、 描述風(fēng)格與句法 和 一般的 計(jì)算機(jī)高級(jí)語言 相似 ，以下 實(shí)其所具有的 幾個(gè)特性： （ 1） 功能強(qiáng)大，設(shè)計(jì)方式多樣 ； （ 2） 具有強(qiáng)大的硬件描述能力 ； （ 3） 具有很強(qiáng)的移植能力 ； （ 4） 設(shè)計(jì)描述與器件無關(guān) ； （ 5） 程序易于共享和復(fù)用 。 由于 VHDL 語言是一種標(biāo)準(zhǔn)硬件描述語言 ，是用來 描述、模擬、綜合、優(yōu)化和布線的 ， 因此 設(shè)計(jì) 開發(fā) 人員之間 可以 方便地進(jìn)行交流， 使 硬件電路設(shè)計(jì)的工作量 大大減少并提高了效率 ，開發(fā) 的速度變快了 。 CPLD 可編程邏輯控制系統(tǒng)的流程 如圖 所示。 圖 CPLD 設(shè)計(jì)可編程邏輯控制系統(tǒng)的流程 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 9 頁 共 38 頁 圖 超聲波時(shí)序圖 如圖 所示，超聲波 時(shí)序 圖 表明，只要提供一個(gè) 10us 以上脈沖觸發(fā)信號(hào)，模塊內(nèi)部 就會(huì) 發(fā)出 8 個(gè) 40KHz 周期電平，接收頭檢測(cè)回波 ，由于 CPLD 一直在發(fā)送 模塊觸發(fā)信號(hào)， 因此超聲波 發(fā)射頭一直在發(fā)超聲波 。 由于接收頭比較靈敏，當(dāng) 收到回波 信號(hào)，輸出回響信號(hào)即為 高電平 ， 沒有 收到 回波 信號(hào) ，輸出回響信號(hào)即為 低電平 。 本科畢業(yè)設(shè)計(jì)說明書（論文） 第 10 頁 共 38 頁 3 超聲探測(cè)發(fā)射控制電路 設(shè)計(jì) 課題要求研制的利 用 CPLD 編程實(shí)現(xiàn)對(duì) 常頻信號(hào)（ CW） 和 調(diào)頻信號(hào)（ FM） 兩種信號(hào) 的切換進(jìn)行控制的功能， 硬件上就必須有相應(yīng)的信號(hào)發(fā)射部分 和 回波信號(hào)接收部分 ，以及判別控制部分，所以 硬件電路 可 分為 兩大 電路 ： CW 信號(hào)發(fā)射電路和 基于CPLD 的計(jì)數(shù)檢波控制 電路 。 CW信號(hào)發(fā)射電路 其發(fā)射電路主要由振蕩電路 ， AT89C52 單片機(jī)芯片和帶通濾波電路三部分構(gòu)成。 振蕩電路及 AT89C52 芯片 單片機(jī) 芯片 內(nèi)部有一個(gè) 反相放大器 ，用于構(gòu)成 振蕩器 ，引腳 XTAL1 和 引腳 XTAL2分別 是該放大器的輸入端 和輸出端 。 平時(shí)的學(xué)習(xí)生活中有兩種常用的時(shí)鐘電路設(shè)計(jì)，分別，內(nèi)部時(shí)鐘和外部時(shí)鐘模式。 本 設(shè)計(jì)中我用的是內(nèi)部時(shí)鐘方式，在兩個(gè)引腳上加接晶體或陶瓷的振動(dòng)器就形成了內(nèi)部震蕩方式，同時(shí)因?yàn)?AT89C52 單片機(jī)內(nèi)部有個(gè)高增益反相放大器，要在外面加接上晶振后就 組成 了振蕩器 ， 從而產(chǎn)生震蕩時(shí)鐘脈沖，直接進(jìn)入內(nèi)部時(shí)鐘的電路。振蕩電路是由 1 個(gè) 12MHz晶體和 2 個(gè) 33pF 陶瓷電容器，振蕩電路和單片機(jī) AT89C52芯片連接如圖 顯示 。 圖 振蕩電路和 AT89C52 芯片的連接圖